CMOS触发器CP边沿时间与器件参数的关系，用实验展现了CP边沿时间过长时出现的异变现象，分析了传输门在CP边沿的共同导通问题，提出了CMOS触发器在CP边沿工作的电路模型，推导了CP边沿时间的计算公式，完善和深化了CMOS触发器动态工作电路理论。

对时钟脉冲(简称CP)边沿时间的要求，是触发器品质评价的重要指标之一。触发器只有在CP边沿陡峭(短的边沿时间)的条件下工作，才能保证其可靠性。文献[1]指出，CMOS电路的基本触发单元是由传输门和或非门组成的主从结构，输入的数据由传输门引导，因此，对时钟脉冲的上升时间和下降时间就有一定的要求。但文献[l]对CMOS触发器在CP边沿的工作模式没有进行深人研究，留下了两个有待探索的问题：一是CP边沿时间过长，触发器会出现什么异常现象及为什么会出现这种现象；二是为保证触发器正常工作，CP边沿时间不能超