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搜索资源列表

  1. 8086存储器时序图

  2. 微机 8086 时序图。，在8086系统中，CPU是怎样提供相应的时序来完成存储器读操作和写操作的

  3. 所属分类：专业指导

    • 发布日期：2009-06-11
    • 文件大小：44032
    • 提供者：njnjerry

  1. SDRAM的原理和时序

  2. 1、 物理 Bank 传统内存系统为了保证 CPU的正常工作，必须一次传输完 CPU在一个传输周期内所需要的 据。而 CPU在一个传输周期能接受的数 据容量就是 CPU数据总线的位宽，单位是 bit （位）。当时控制内存与 CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽 等同 CPU数据总线的位宽，而这个位宽就称之为物理 Bank（Physical Bank，下文简称 P-Bank）的 位宽。所以，那时的内存必须要组织成 P-Bank来与 CPU打交道。资格稍老的玩家应该还记 Pent

  3. 所属分类：嵌入式

    • 发布日期：2009-07-19
    • 文件大小：1048576
    • 提供者：flying1104

  1. 开放式CPU设计 实验程序 时序部件实验

  2. 开放式CPU设计 实验程序 时序部件实验 所有程序均编译测试通过 请放心下载

  3. 所属分类：其它

    • 发布日期：2009-12-02
    • 文件大小：347136
    • 提供者：w405924507

  1. SDRAM时序详解与基础

  2. SDRAM内存系统必须要组成一个P-Bank的位宽，才能使CPU正常工作，那么这个P-Bank位宽怎么得到呢 ？这就涉及到了内存芯片的结构。 每个内存芯片也有自己的位宽，即每个传输周期能提供的数据量。

  3. 所属分类：嵌入式

    • 发布日期：2010-03-27
    • 文件大小：1048576
    • 提供者：wolf_l_h

  1. CPU 内部 结构_

  2. 微处理器的内部组成结构，微处理器的外部引脚功能，微处理器的总线时序

  3. 所属分类：专业指导

    • 发布日期：2010-05-07
    • 文件大小：1048576
    • 提供者：hyjavahy

  1. CPU系统 计算机原理

  2. 计算机原理 CPU系统 开发平台：QuartusⅡ功能：1：计算机整机系统模型机总体结构的设计 2：设计出模型机的数据通路、控制信号（微命令） 3：完成该机的指令系统的设计 4：拟定各条机器指令的指令流程及相应微操作命令 5：在相应时序系统的配合下，组成能够产生使机器自动运行的控制信号（微操作命令）的控制部件 6：设计出的模型机在机器加电、产生频率稳定的主振信号后，能够自动地、连续地执行存储在主存（RAM）中的程序 7：查验程序运行时所保存的每条指令的运行结果波形图文件中的内容，验证机器设计的

  3. 所属分类：专业指导

    • 发布日期：2010-05-10
    • 文件大小：1037312
    • 提供者：Betty_yue

  1. SPI总线协议及SPI时序图详解【转】

  2. SPI总线是Motorola公司推出的三线同步接口，同步串行3线方式进行通信:一条时钟线SCK，一条数据输入线MOSI，一条数据输出线MISO;用于 CPU与各种外围器件进行全双工、同步串行通讯。SPI主要特点有:可以同时发出和接收串行数据;可以当作主机或从机工作;提供频率可编程时钟;发送结束中断标志;写冲突保护;总线竞争保护等。

  3. 所属分类：专业指导

    • 发布日期：2010-05-15
    • 文件大小：276480
    • 提供者：qyanwu

  1. IntelX86系列CPU模拟器的研究与实现

  2. 随着片上晶体管资源的增多和互连线延迟的加大,分片式多核微处理器已成为多核处理器设计的新方向.为了对这种新型处理器进行体系结构的深入研究和设计空间的探索,设计并实现了针对分片式多核处理器的用户级多核性能模拟器.该多核模拟器在龙芯2号单处理器核的基础上,完整地模拟了基于目录的Cache一致性协议和存储转发式片上互联网络的结构模型,详细地刻画了由于系统乱序处理各种请求应答和请求之间的冲突而造成的时序特性,可以通过运行各种串行或并行的工作负载对多核处理器的各种重要性能指标加以评估,为多核处理器的结构设

  3. 所属分类：网络基础

    • 发布日期：2010-05-17
    • 文件大小：315392
    • 提供者：whForLove

  1. CPU设计简介CPU 设计 简介

  2. 在前面七章里我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down设计方法、还学习了可综合风格的有限状态机的设计，其中EEPROM读写器的设计实质上是一个较复杂的嵌套的有限状态机的设计，它是根据我们完成的实际工程项目设计为教学目的改写而来的,可以说已是真实的设计。

  3. 所属分类：专业指导

    • 发布日期：2010-05-28
    • 文件大小：557056
    • 提供者：boytodance

  1. 51_系列单片机总线时序分析与编址技术

  2. 51 系列单片机具有完善的总线接口时序，可以扩展控制对象，其直接寻址能力达到64k( 2的16次方) 。在总线模式下，不同的对象共享总线，独立编址、分时复用总线，CPU 通过地址选择访问的对象，完成与各对象之间的信息传递。

  3. 所属分类：硬件开发

    • 发布日期：2010-08-26
    • 文件大小：260096
    • 提供者：bms2007

  1. cpu模型机课程设计.zip

  2. 台模型计算机的设计 一、教学目的、任务与实验设备 1． 教学目的 （1）融会贯通本课程各章节的内容，通过知识的综合运用，加深对计算机系统各模块的工作原理及相互联系的认识，加深计算机工作中“时间—空间”概念的理解，从而清晰地建立计算机的整机概念。 （2）学习设计和调试计算机的基本步骤和方法，提高使用软件仿真工具和集成电路的基本技能。 （3）培养科学研究的独立工作能力，取得工程设计与组装调试的实践和经验。 2．设计与调试任务 （1）按给定的数据格式和指令系统，在所提供的器件范围内，设计一台微程序控

  3. 所属分类：嵌入式

    • 发布日期：2010-12-07
    • 文件大小：1048576
    • 提供者：for_you

  1. 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

  2. 清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

  3. 所属分类：嵌入式

    • 发布日期：2011-01-24
    • 文件大小：3145728
    • 提供者：xumo0611

  1. dwr结合amcharts做的一个动态时序图示例

  2. 一个利用amcharts 和DWR技术做的一个动态时序图。里面有详尽的注释。我原本用这个做了一个类似于Windows任务管理器里面的CPU使用记录的图形展示。但这个只是示例，所以没有去真正采集CPU数据。建议有需求的人去下载。

  3. 所属分类：Web开发

    • 发布日期：2011-03-11
    • 文件大小：428032
    • 提供者：zcwsinosoft

  1. 组成原理CPU课程设计

  2. 嗯..花了完完整整一周半的时间设计的纯软件实现CPU简易功能。对于时序部分还不算完善，但是再花点功夫应该能改进。并且在完成课设时，只需要将主存储器从FPGA中引出，其余的所有部件都下载到了FPGA中。

  3. 所属分类：嵌入式

    • 发布日期：2011-03-26
    • 文件大小：2097152
    • 提供者：lnisre

  1. 同济微机原理课件-第3章 8086处理器时序

  2. 第3章 8086处理器时序 最小模式CPU时序 最大模式CPU时序 中断响应周期时序 系统复位时序

  3. 所属分类：专业指导

    • 发布日期：2011-08-27
    • 文件大小：724992
    • 提供者：longzz26

  1. 组成原理课程设计说明书--CPU时序电路发生器

  2. 组成原理课程设计说明书--CPU时序电路发生器

  3. 所属分类：硬件开发

    • 发布日期：2012-01-06
    • 文件大小：565248
    • 提供者：l_x521

  1. SDRAM的原理和时序

  2. 传统内存系统为了保证CPU的正常工作，必须一次传输完CPU在一个传输周期内所需要的数据。而CPU在一个传输周期能接受的数 据容量就是CPU数据总线的位宽，单位是bit（位）。当时控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽 等同于CPU数据总线的位宽，而这个位宽就称之为物理Bank（Physical Bank，下文简称P-Bank）的位宽。所以，那时的内存必须要组织成P-Bank来与CPU打交道。资格稍老的玩家应该还记 得Pentium刚上市时，需要两条72pin的SIMM

  3. 所属分类：硬件开发

    • 发布日期：2012-02-22
    • 文件大小：1048576
    • 提供者：hmanhcc

  1. VHDL基于MIPS指令集的32位CPU设计（含源码）

  2. 本文的主体部分首先详细描述了处理器各个独立功能模块的设计，为后续的整体设计实现提供逻辑功能支持。随后按照单周期、多周期、流水线的顺序，循序渐进的围绕着指令执行过程中需经历的五个阶段，详细描述了3个版本的处理器中各阶段的逻辑设计。在完成了各个版本的CPU的整体逻辑设计后，通过Quartus II时序仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。 附录包含了三个版本处理器实现的源码。

  3. 所属分类：专业指导

    • 发布日期：2012-11-19
    • 文件大小：10485760
    • 提供者：toomj

  1. CPU-Z处理器检测工具

  2. 检测cpu型号和参数的工具，另外还能检测内存的时序等参数

  3. 所属分类：其它

    • 发布日期：2013-03-05
    • 文件大小：1013760
    • 提供者：weiyisp

  1. 时序部件实验

  2. 计算机组成原理实验 时序部件 节拍发生器 Vhdl源代码

  3. 所属分类：硬件开发

    • 发布日期：2013-11-25
    • 文件大小：246784
    • 提供者：u012947344
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