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搜索资源列表

  1. 在 OpenRISC 中实现 CRC32 并行计算

  2. 摘 要 随着 RISC CPU/DSP 处理速度的提高，使得使用微码程序来实现原来只有用 ASIC 才能实现的高速 通信链路上的数据适配和处理成为可能。该文介绍了一个开源的 RISC 处理器体系结构，并为了使之适用于通信 处理，在其中增加了一个 CRC32 的并行计算单元，用以支持用微码指令计算 CRC，并行计算宽度为 32 bits。对 所提的 CRC32 并行计算方法进行了详细阐述。 关键词 OpenRISC；RISC 引擎；CRC 并行算法

  3. 所属分类：硬件开发

    • 发布日期：2009-05-25
    • 文件大小：306176
    • 提供者：feisixiao

  1. CRC串行和并行的算法及硬件实现详解

  2. 关于CRC校验码的详尽分析和描述，对串行和并行的原理进行了阐述，然后利用Quartus软件绘制出电路原理图，有设计的总结以及详细的仿真过程。

  3. 所属分类：其它

    • 发布日期：2010-01-18
    • 文件大小：1048576
    • 提供者：zhuzhu2012

  1. CRC 并行计算代码

  2. 提过CRC并行计算的代码，源程序。并有慢速，快速CRC的比较

  3. 所属分类：C/C++

    • 发布日期：2010-03-02
    • 文件大小：3072
    • 提供者：chriss_lee

  1. 用verilog实现并行的CRC运算

  2. 使用verilog实现的并行CRC运算，支持多字节的输入

  3. 所属分类：专业指导

    • 发布日期：2010-07-25
    • 文件大小：619
    • 提供者：lqzsanta

  1. 一种快速CRC算法的硬件实现方法

  2. 关于串行和并行硬件实现的比较，和CRC实现方法，结果分析

  3. 所属分类：硬件开发

    • 发布日期：2011-10-18
    • 文件大小：40960
    • 提供者：hanzhenwei

  1. CRC码的Simulink仿真实验

  2. 循环冗余码CRC (Cyclic Redundancy Check)是 数据传输过程中的检错码。从网络体系结构看, CRC码一般用于数据链路层, 并且是硬件实现。 在一些特定的应用领域, CRC码也可以用于高层, 并且用软件实现。本文研究CRC码的软件实现。 在代数编码理论中, CRC 码是一种循环码, 且为系统码。CRC码的编码过程和译码过程都与 二元域上的多项式模除运算有关, 从工程应用的角 度考虑, 可利用高级程序设计语言、汇编语言实现 CRC码的编码与译码, 但是CRC码的位并行快速

  3. 所属分类：其它

    • 发布日期：2011-11-15
    • 文件大小：250880
    • 提供者：dongjunrui

  1. 32位CRC FPGA Verilog并行算法

  2. 32位CRC FPGA Verilog并行算法，本人亲测，用于网络报文CRC校验项目。

  3. 所属分类：其它

    • 发布日期：2011-12-18
    • 文件大小：7168
    • 提供者：guoshengwei2000

  1. 此为相当实用的crc算式生成工具(gencrc)更新版

  2. 此为相当实用的crc算式生成工具(gencrc)的更新版，并附源代码 http://download.csdn.net/detail/zhangguo1286/874089 gencrc.c 为源代码， gencrc.exe为源代码经VC编译后生成的可执行程序，可在windows ms-dos下的运行 a.out为源代码经linux环境下gcc编译生成 使用格式 windows: gencrc in.txt linux: ./a.out in.txt --in.txt为数据格式 功能： 将串行

  3. 所属分类：硬件开发

    • 发布日期：2012-06-04
    • 文件大小：40960
    • 提供者：zhangguo1286

  1. CRC-32并行32bit实现

  2. 本文是基于CRC-32串行电路基础上改进的CRC-32并行实现，采取32bit并行输入的verilog实现

  3. 所属分类：硬件开发

    • 发布日期：2012-07-30
    • 文件大小：192512
    • 提供者：ljc85880938

  1. CRC - 16算法与FPGA实现

  2. 以16位CRC - 16校验码为例,在对CRC校验码原理和一般的串行CRC生成算法进行分析的基础上,改进 了串行CRC算法,并进一步推导出并行CRC算法。利用Quartus II集成环境和Verilog HDL语言工具将算法转 变为校验码生成电路,并进行验证比较,最后在FPGA上进行了硬件电路的仿真和实现。结果表明,并行CRC算 法在速度方面明显优于串行CRC算法,但会牺牲较大的硬件空间。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-07
    • 文件大小：387072
    • 提供者：wlongs

  1. Xmodem协议中CRC算法的FPAG实现.pdf

  2. 以经典的LFSR硬件电路为基础，采用了按字节并行计算的CRC校验

  3. 所属分类：硬件开发

    • 发布日期：2012-09-19
    • 文件大小：391168
    • 提供者：tongjiajia

  1. 8比特并行crc32算法关系

  2. crc32算法描述，8比特并行计算，前时刻crc值与此时刻的crc值的关系

  3. 所属分类：硬件开发

    • 发布日期：2013-10-12
    • 文件大小：26624
    • 提供者：u012418867

  1. 基于Verilog的CRC并行实现.pdf

  2. 基于Verilog的CRC并行实现,可并行实现8bit crc运算

  3. 所属分类：其它

    • 发布日期：2013-11-01
    • 文件大小：244736
    • 提供者：u012663326

  1. m序列CRC.zip

  2. 九级m序列（加其对应的CRC比特）：产生数据源的速度5M Hz，将并行数据转化为串行输出。

  3. 所属分类：其它

    • 发布日期：2015-08-28
    • 文件大小：3145728
    • 提供者：u011261308

  1. 以太网并行CRC计算

  2. 本文档介绍了10g以太网协议中并行CRC的计算；

  3. 所属分类：其它

    • 发布日期：2015-09-04
    • 文件大小：131072
    • 提供者：lostvally

  1. 4位并行计算crc-32

  2. 4位并行计算crc-32的异或门实现方法，式中加号代表异或，等号右边第一个加号不用。

  3. 所属分类：专业指导

    • 发布日期：2008-11-28
    • 文件大小：25600
    • 提供者：qian1era

  1. 8位并行计算crc-32

  2. 8位并行计算crc-32的异或门实现算法，式中加号代表异或，等号右边第一个加号不用。

  3. 所属分类：其它

    • 发布日期：2008-11-28
    • 文件大小：26624
    • 提供者：wuguohao111

  1. crc并行计算_64位并行_matlab文件

  2. 使用以太网 crc-32 标准进行计算 包含的函数子模块有：随机产生64位0,1向量、32位/64位2进制数据转16进制、1个64位并行计算矩阵等

  3. 所属分类：网络安全

    • 发布日期：2020-04-23
    • 文件大小：6144
    • 提供者：qq_36143127

  1. 第8关：16位CRC并行编解码电路设计.txt

  2. 第8关：16位CRC并行编解码电路设计.txt hgchgchgchgchgchgcghcghchjgjhmknlk

  3. 所属分类：其它

    • 发布日期：2020-06-11
    • 文件大小：619520
    • 提供者：m0_47399957

  1. 通信与网络中的10G以太网系统中的并行CRC编解码器的设计

  2. 摘要：为了解决10G以太网接入系统中大规模并行CRC编码器的设计问题，提出了矩阵法、代入法、流水线法等三种设计方法。以此为基础，给出了10G以太网接入系统CHC编码器的实现方案。具体计算表明，在10G以太网接入系统采用直接并行的CRC编码器是可行的。直接并行设计CRC编码器已经通过了EDA模拟，并成功地应用于10G以太网接入系统中。 关键词：10G 以太网 CRC 并行通信系统不可避免地要受到各种干扰的影响，使接收端收到的信息与发送端发出的信息不一致，即接收端收到的信息产生了误码。为了降低

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：110592
    • 提供者：weixin_38725734
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