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  1. 存贮层次模拟器1 Cache—主存两层存贮层

  2. 1．Cache—主存：映像方式要实现全相联、直接映象、组相联方式三种方式，并选择每一种映像方式下输出结果；替换算法一般使用LRU算法。 2．要求主存容量、Cache大小、块大小以及组数等可以输入修改。 3．求出命中率；显示替换的全过程；任选一种高级语言来做。 4．要有简洁、易于操作的界面

  3. 所属分类：其它

    • 发布日期：2009-12-29
    • 文件大小：56320
    • 提供者：urconqueror

  1. 白中英课后习题答案 cache

  2. cache计算机组成原理 高速缓存 主存与cpu之间

  3. 所属分类：专业指导

    • 发布日期：2010-01-13
    • 文件大小：26624
    • 提供者：daoyinghahaku

  1. Cache一致性-计算机系统结构论文

  2. 随着社会不断向前发展，人类对计算速度和计算规模的需求不断提高。而单处理器计算机系统由于处理器运算性能受限于芯片速度极限和加工工艺极限，不可能无限提高。于是超大规模并行处理系统应运而生。但这也引入了一些在单处理器系统中没有出现的问题。在系统中出现的多机存储信息的一致性问题便是当今国际上研究的热门问题之一。为了缓和CPU与存储器之间的速度差距，在计算机系统的CPU与主存之间引入了cache。但在多处理器系统中，由于多个处理器可能对同一数据块进行读写操作，当某个处理器对共享的数据块进行写操作时，其它

  3. 所属分类：嵌入式

    • 发布日期：2010-03-28
    • 文件大小：115712
    • 提供者：lichunli8866

  1. 处理机cache的一致性-演讲ppt

  2. 随着社会不断向前发展，人类对计算速度和计算规模的需求不断提高。而单处理器计算机系统由于处理器运算性能受限于芯片速度极限和加工工艺极限，不可能无限提高。于是超大规模并行处理系统应运而生。但这也引入了一些在单处理器系统中没有出现的问题。在系统中出现的多机存储信息的一致性问题便是当今国际上研究的热门问题之一。为了缓和CPU与存储器之间的速度差距，在计算机系统的CPU与主存之间引入了cache。但在多处理器系统中，由于多个处理器可能对同一数据块进行读写操作，当某个处理器对共享的数据块进行写操作时，其它

  3. 所属分类：嵌入式

    • 发布日期：2010-03-28
    • 文件大小：726016
    • 提供者：lichunli8866

  1. 计算机系统结构实验.doc

  2. 在模拟器上实现在任意地址流下求出在 Cache—主存两层存贮层次上的命中率。

  3. 所属分类：专业指导

    • 发布日期：2010-05-09
    • 文件大小：64512
    • 提供者：guoyang456

  1. 在模拟器上实现在任意块地址流下求出在 Cache—主存两层存贮层次上的命中率。

  2. 在模拟器上实现在任意块地址流下求出在 Cache—主存两层存贮层次上的命中率。

  3. 所属分类：专业指导

    • 发布日期：2010-05-24
    • 文件大小：18432
    • 提供者：wrylmoon

  1. 存贮层次模拟器cache

  2. 1．Cache—主存：映像方式要实现全相联、直接映象、组相联方式三种方式，并选择每一种映像方式下输出结果；替换算法一般使用LRU算法。 3．要求主存容量、Cache大小、块大小以及组数等可以输入修改。 4．求出命中率；显示替换的全过程；

  3. 所属分类：其它

    • 发布日期：2010-05-26
    • 文件大小：1030144
    • 提供者：yunruiyuanjian

  1. 系统结构实验（模拟主存-cache、主存-辅存）

  2. 模拟主存-辅存 主存-cache两层结构。可视化实现，不是太好，大家谅解。 通过visual c++6.0运行。

  3. 所属分类：C++

    • 发布日期：2010-06-01
    • 文件大小：50176
    • 提供者：caoren642424136

  1. 系统结构实验 Cache--主存、虚拟存储器模拟） 存贮层次模拟器

  2. Cache--主存、虚拟存储器模拟） 存贮层次模拟器 常用的几种存储地址映象与变换方法，以及FIFO、LRU等替换算法的工作全过程模拟

  3. 所属分类：其它

    • 发布日期：2010-06-01
    • 文件大小：39936
    • 提供者：zijuanhuakai

  1. Cache—主存两层存贮层模拟器

  2. Cache—主存两层存贮层模拟器，自己写的，老师检查过了还不错……

  3. 所属分类：专业指导

    • 发布日期：2010-06-02
    • 文件大小：9216
    • 提供者：yupei881027

  1. 计算机系统结构中的存储体系

  2. 本PPT主要讲述：段页式和页式虚拟存贮器的原理；页式虚拟存贮器的地址映像；LRU/FIFO/OPT替换算法进行页 面替换的过程模拟；LRU算法对页地址流的堆栈 处理模拟及性能分析；Cache存贮器的直接和组 相联地址映像；LRU替换算法的硬件实现及替换 过程模拟；Cache存贮器的性能分析等。

  3. 所属分类：其它

    • 发布日期：2010-10-24
    • 文件大小：971776
    • 提供者：sarahlj1987

  1. CACHE的发展及其在各类计算机中的工作过程和作用论文

  2. [论文摘要]Cache是一种高速缓冲存储器，是为了解决CPU和主存之间的速度不匹配而采用的一项重要技术，Cache是介于CPU和主存之间的小容量存储器，但存取速度比主存快。Cache随CPU的发展而不断改变，可以概括为：从无到有，由小到大，先外后内，纵深配备，软硬兼施。初期的CPU没有Cache，在80386时期出现外部Cache；80486时期开始有内部仅8kB的Cache。Cache的分级也由L1和L2级，发展到L0和L3级的纵深配备；Cache的大小由当初的8kB，直到Merced的1～

  3. 所属分类：Microsoft

    • 发布日期：2011-10-21
    • 文件大小：1048576
    • 提供者：qiuchenlovelj

  1. Cache在嵌入式处理器应用 LCD控制器原理

  2. 随着嵌入式计算机应用的发展，嵌入式CPU的主频不断提高，这就造成了慢速系统存储器不能匹配高速CPU处理能力的情况。为了解决这个问题，许多高性能的嵌入式处理器内部集成了高速缓存Cache。其中，三星公司的S3C44B0X内部就集成了8 KB空间统一的指令和数据Cache。　　Cache即高速缓冲存储器，是位于CPU与主存之间一种容量较小，但速度很高的存储器。由于CPU在进行运算时，所需的指令和数据都是从主存中提取的，而CPU运算速度要比主存读写速度快得多，这样极其影响整个系统的性能。采用Cach

  3. 所属分类：其它

    • 发布日期：2011-11-16
    • 文件大小：3145728
    • 提供者：xuwuhao

  1. Cache和主存的三种映射方式

  2. Cache和主存的三种映射方式

  3. 所属分类：网络基础

    • 发布日期：2012-05-24
    • 文件大小：50176
    • 提供者：cser245086272

  1. 解释概念：主存、辅存、Cache、RAM

  2. 解释概念：主存、辅存、Cache、RAM

  3. 所属分类：嵌入式

    • 发布日期：2012-12-19
    • 文件大小：19456
    • 提供者：xieyunfeiniao

  1. Cache--主存

  2. Cache--主存、虚拟存储器模拟） 存贮层次模拟器 常用的几种存储地址映象与变换方法，以及FIFO、LRU等替换算法的工作全过程模拟

  3. 所属分类：Linux

    • 发布日期：2013-10-30
    • 文件大小：39936
    • 提供者：huang987246510

  1. 在模拟器上实现在任意地址流下求出在 Cache—主存两层存贮层次上的命中率

  2. 在模拟器上实现在任意地址流下求出在 Cache—主存两层存贮层次上的命中率

  3. 所属分类：专业指导

    • 发布日期：2008-10-16
    • 文件大小：24576
    • 提供者：lx0088

  1. 高速缓存(Cache)的Verilog代码

  2. 该工程包含数据缓存D_Cache和指令缓存I_Cache的Verilog代码和仿真文件，Cache的详细技术参数包含在.v文件的注释中。 直接相连16KB D_Cache Cache写策略： 写回法+写分配 (二路)组相连16KB I_Cache Cache替换策略: LRU I_Cache的工作就是在cpu需要指令时将指令从主存中搬进I_Cache，再传给CPU，而D_Cache在解决数据读外，还要注意数据写入的问题。本工程可以与arm.v 中的arm 核协同工作，主存使用dram_ctrl

  3. 所属分类：嵌入式

    • 发布日期：2015-05-18
    • 文件大小：6144
    • 提供者：zdinanyang

  1. 在模拟器上实现在任意地址流下求出在 Cache—主存两层存贮层次上的命中率。

  2. 1．Cache—主存：映像方式要实现全相联、直接映象、组相联方式三种方式，并选择每一种映像方式下输出结果；替换算法一般使用LRU算法。 2．要求主存容量、Cache大小、块大小以及组数等可以输入修改。 3．求出命中率；显示替换的全过程；任选一种高级语言来做。 4．要设计简洁、易于操作的界面。

  3. 所属分类：C/C++

    • 发布日期：2015-05-26
    • 文件大小：35840
    • 提供者：qq_18973195

  1. ARM高速缓存(Cache)Verilog代码 包含ISE工程

  2. 该工程包含数据缓存D_Cache和指令缓存I_Cache的Verilog代码和仿真文件，附带可运行的ISE工程文件，Cache的详细技术参数包含在.v文件的注释中。 直接相连16KB D_Cache Cache写策略： 写回法+写分配 (二路)组相连16KB I_Cache Cache替换策略: LRU I_Cache的工作就是在cpu需要指令时将指令从主存中搬进I_Cache，再传给CPU，而D_Cache在解决数据读外，还要注意数据写入的问题。本工程可以与arm.v 中的arm 核协同工作

  3. 所属分类：硬件开发

    • 发布日期：2015-05-31
    • 文件大小：2097152
    • 提供者：zdinanyang
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