注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. EDA/PLD中的CoolRunner-II器件的使用频率合成

  2. CoolRunner-II的频率合成(CoolCLOCK)技术利用分频器模块和双沿触发器实现多种频率的组合输出，并且能够降低器件的功耗。由于时钟分频器模块的时钟输入只能在GCK2输入，因此CoolCLOCK功能也只有一个时钟输入端，并且仅在XC2Cl28以上的器件中有效。该功能可以通过属性控制来实现。　　(1)约束文件(UCF)     NET COOL_CLK;　　(2)VHDL语言     attribute COOL_CLK： string；     attribute COOL_CLK

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：26624
    • 提供者：weixin_38646659

  1. EDA/PLD中的CoolRunner-II器件的使用时钟分频器

  2. CoolRunner-II器件在XC2C128(128个宏单元)以上的器件内嵌入了一个时钟分频器模块，该模块具有两个控制输入脚，即GCK2(全局时钟输入脚)和CDRST(外部同步复位脚)；两个延迟控制位用于设置当复位信号撤销后，是否需要延迟后输出分频信号。时钟分频系数η为2、 4、 6、 8、 10、 12、 14和16。　　ISE 10设计工具中的XST综合工具可以自动地推论以下分频模块库。　　（1）CLK_DIVn：不带复位和延迟控制的分频器（η为2、4、6、8、10、12、14和16）。　

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：30720
    • 提供者：weixin_38659812

  1. CoolRunner-II器件的时钟分频器模块

  2. 在CoolRunner-Ⅱ器件中，嵌入了时钟分频器(Clock Dividr)模块(XC2C128以⊥的器件)，如图1所示．该佼块为独立的硬核，不占用器件中的宏单元，分频系数为2、4、6、8 lO 12、占空比为50％且延迟非常小(典型值为50 ps)。 　　图１　时钟分频器模块 　　需要分频的时钟信号由全局时钟输入脚(GCK2)输入，尽管分频系数为鸭数倍，但是可利用CootRunne-Ⅱ器件巾双沿触发器功能．也可实砚奇数的时钟分频，如实现时钟的3分频，如图2所示。 　　图２　３分

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：113664
    • 提供者：weixin_38736562

  1. 嵌入式系统/ARM技术中的Coolbaze处理器设计范例

  2. 如何设计一个标准的PicoBlaze处理器已经在前面详细介绍，本节将对标准的PicoBlaze处理器进行简化，即减少不用的指令。采用尽可能少的CPLD逻辑资源来实现CoolBlaze处理器，用于控制一个小型的8位LED显示系统，其系统框图如图所示。 　　图 8位LED显示系统框图 　　1．设计说明 　　(1) 时钟采用CoolRunner-II器件内部的时钟分频模块。 　　(2) 外部通过一个按键来产生中断。 　　(3) 将8个8位的寄存器组去掉4个，仅保留4个8位寄存器，从而减少

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：87040
    • 提供者：weixin_38550812

  1. CoolRunner-II器件的使用频率合成

  2. CoolRunner-II的频率合成(CoolCLOCK)技术利用分频器模块和双沿触发器实现多种频率的组合输出，并且能够降低器件的功耗。由于时钟分频器模块的时钟输入只能在GCK2输入，因此CoolCLOCK功能也只有一个时钟输入端，并且仅在XC2Cl28以上的器件中有效。该功能可以通过属性控制来实现。　　(1)约束文件(UCF)     NET COOL_CLK;　　(2)VHDL语言     attribute COOL_CLK： string；     attribute COOL_CLK

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：25600
    • 提供者：weixin_38699726

  1. CoolRunner-II器件的使用时钟分频器

  2. CoolRunner-II器件在XC2C128(128个宏单元)以上的器件内嵌入了一个时钟分频器模块，该模块具有两个控制输入脚，即GCK2(全局时钟输入脚)和CDRST(外部同步复位脚)；两个延迟控制位用于设置当复位信号撤销后，是否需要延迟后输出分频信号。时钟分频系数η为2、 4、 6、 8、 10、 12、 14和16。　　ISE 10设计工具中的XST综合工具可以自动地推论以下分频模块库。　　（1）CLK_DIVn：不带复位和延迟控制的分频器（η为2、4、6、8、10、12、14和16）。　

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：30720
    • 提供者：weixin_38548231