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  1. EDA/PLD中的CoolRunner-II器件的宏单元Macrocell

  2. 在CoolRunner-II器件的每个功能块中有16个独立的宏单元，每个宏单元由触发器、多路选择器及时钟资源等构成，如图1所示。 　　 图1 CoolRunner-II宏单元结构　　宏单元中的触发器可以构成普通的触发器、锁存器和双沿触发器（DualEDGE），双沿触发器的使用及丰富了CoolRunner-II的应用，节省了逻辑资源。例如利用双沿触发器可构成时钟的倍频器、移位寄存器、计数器及脉宽调制器（PWM）等，如图2所示。一般情况下，在普通的CPLD器件中使用触发器来实现信号的倍频功能需

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：120832
    • 提供者：weixin_38556416

  1. EDA/PLD中的CoolRunner-II器件的多逻辑级的传输延迟

  2. 对于复杂的逻辑结构，需要通过AIM将多级逻辑组合。如图所示为利用反馈通道构成的二级逻辑传输模型，图中的TF为反馈通道延迟，TLOGI*2～56个乘积项的总延迟。 　　如图 二级逻辑传输模型　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：48128
    • 提供者：weixin_38529251

  1. EDA/PLD中的CoolRunner-II器件的单个乘积项传输延迟

  2. 在ISE 10设计工具中，当对设计进行综合、实现及时序分析后会生成详细的时序报告。其中可提供详细的时序说明，设计者可根据这些时序和分析报告判断器件和设计的性能。本节用一些范例对部分信号的传输延迟进行简述，以供设计者评估时序。　　CoolRunner-II器件为单个乘积项逻辑提供快速的路径TPD，在这种单个乘积项结构中，“或”队列(OR team)被旁路，乘积项利用PTC直接送入宏单元。该传输结构如图所示。 　　如图 单个乘积项传输结构　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：52224
    • 提供者：weixin_38621897

  1. CoolRunner-II器件的单个乘积项传输延迟

  2. 在ISE 10设计工具中，当对设计进行综合、实现及时序分析后会生成详细的时序。其中可提供详细的时序说明，设计者可根据这些时序和分析判断器件和设计的性能。本节用一些范例对部分信号的传输延迟进行简述，以供设计者评估时序。　　CoolRunner-II器件为单个乘积项逻辑提供快速的路径TPD，在这种单个乘积项结构中，“或”队列(OR team)被旁路，乘积项利用PTC直接送入宏单元。该传输结构如图所示。 　　如图 单个乘积项传输结构　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：58368
    • 提供者：weixin_38668225

  1. CoolRunner-II器件的宏单元Macrocell

  2. 在CoolRunner-II器件的每个功能块中有16个独立的宏单元，每个宏单元由触发器、多路选择器及时钟资源等构成，如图1所示。 　　 图1 CoolRunner-II宏单元结构　　宏单元中的触发器可以构成普通的触发器、锁存器和双沿触发器（DualEDGE），双沿触发器的使用及丰富了CoolRunner-II的应用，节省了逻辑资源。例如利用双沿触发器可构成时钟的倍频器、移位寄存器、计数器及脉宽调制器（PWM）等，如图2所示。一般情况下，在普通的CPLD器件中使用触发器来实现信号的倍频功能需

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：146432
    • 提供者：weixin_38674675

  1. CoolRunner-II器件的逻辑结构

  2. 器件的工作速度利灵活的内部结构往往是设计者在选择器件时非常关心的因素，这些因素完全取决于逻辑器件的内部结构．CPLD的拓扑结构通常是一和“粗颗粒”的总线形式，即由较大逻辑块结构、内部互连总线、输入/输出接口和全局资源等构成。同样CoolRunne-Ⅱ由功能枝块输入/输出模块和互连矩阵(AIM)构成。其中，功能模块用于实现CPLD的可编程逻辑，根据器件的规摸，其功能模块的数量也有区别：输入/输出模块用于提供CPLD的输入缓冲和输出缓冲；⊥迕矩阵则用于CPLD的内部信吁迮接，如图所示。 　　图

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：95232
    • 提供者：weixin_38522552

  1. CoolRunner-II器件的多逻辑级的传输延迟

  2. 对于复杂的逻辑结构，需要通过AIM将多级逻辑组合。如图所示为利用反馈通道构成的二级逻辑传输模型，图中的TF为反馈通道延迟，TLOGI*2～56个乘积项的总延迟。 　　如图 二级逻辑传输模型　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：53248
    • 提供者：weixin_38628243