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  1. 基于EDA实现D触发器的设计

  2. 通过EDA实现D触发器设计，编译通过，适合初学者，仅供参考。

  3. 所属分类：专业指导

    • 发布日期：2010-01-23
    • 文件大小：751616
    • 提供者：zjp649527

  1. 在MAX+PLUS II中，使用图形编辑器设计一个3位的十进制加法计数器，使用VHDL语言设计一个D触发器

  2. 1.在图形编辑器中设计一个3位的十进制加法计数器，以xxxcnt3.gdf命名保存(‘xxx’为您的姓名拼音首字母)。器件设定为EPM7128LC84-6。要求能够从0计数到999。从999归零时产生一个高电平的报警信号。进行波形仿真，验证功能正确。分析此电路的最高计数频率。 2.修改这个计数器的归零值，使其计数到119就归零，增加异步清零功能，加法计数/减法计数控制功能。 3.在文本编辑器中使用VHDL语言设计一个D触发器,具有反向输出端。命名为xxxdff.vhd，仿真验证。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：167936
    • 提供者：bi_qianyu

  1. 三八译码器及D触发器

  2. 本设计主要利用VHDL进行三八译码器和D触发器的可编程程序设计，利用MAX+plusⅡ进行程序模拟仿真。

  3. 所属分类：专业指导

    • 发布日期：2011-04-22
    • 文件大小：87040
    • 提供者：goodbest0

  1. LabVIEW实现的D触发器

  2. rt，LabVIEW实现的D触发器，依照维基百科提供的端子名实现，LabVIEW 2011实现。

  3. 所属分类：其它

    • 发布日期：2012-08-13
    • 文件大小：8192
    • 提供者：a911504820

  1. D触发器实验

  2. 用cmos做的D触发器设计，各参数的设置及电路仿真。

  3. 所属分类：专业指导

    • 发布日期：2012-09-26
    • 文件大小：470016
    • 提供者：wdh3512507

  1. 反相器链缓冲器级数和尺寸优化，D触发器设计及输出延时优化

  2. VLSI设计和优化问题，包括两个内容：反相器链缓冲器级数和尺寸优化，D触发器设计及输出延时优化。使用hspice网格形式设计优化，文档内代码可直接使用。

  3. 所属分类：电信

    • 发布日期：2013-11-15
    • 文件大小：1048576
    • 提供者：jajupmochiwxxz

  1. EDA VHDL D触发器

  2. EDA 用vhdl语言编写d触发器，供大家学习参考。

  3. 所属分类：其它

    • 发布日期：2013-12-02
    • 文件大小：123904
    • 提供者：u013004574

  1. D触发器的设计与仿真

  2. D触发器的仿真与设计，详细讲解了代码算法思想。用Verilog实现

  3. 所属分类：其它

    • 发布日期：2015-05-23
    • 文件大小：3145728
    • 提供者：the_v_

  1. D触发器工作原理

  2. 下面以维持阻塞D触发器为例介绍边沿触发器的工作原理。

  3. 所属分类：专业指导

    • 发布日期：2013-07-30
    • 文件大小：67584
    • 提供者：u011556018

  1. FPGA入门基础学习--D触发器、波形、代码

  2. 在学习verilog之前，我们先学习一下D触发器以及它的代码。

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：112640
    • 提供者：weixin_38713801

  1. D触发器Verilog描述

  2. 今天学习D触发器Verilog描述，大家快来看看吧。

  3. 所属分类：其它

    • 发布日期：2020-07-21
    • 文件大小：27648
    • 提供者：weixin_38536576

  1. d触发器时序图怎么画

  2. d触发器时序图怎么画 D触发器就是把信号延迟一个时钟周期，T触发器是翻转触发器。 D触发器（data flip-flop或delay flip-flop。）该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP......

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：32768
    • 提供者：weixin_38713450

  1. SEU/SET加固D触发器的设计与分析

  2. 本文首先回顾了深亚微米数字集成电路辐射加固的发展趋势,然后针对D触发器提出了一种新颖的保护门触发器（GGFF）设计。通过对DFF及其三种加固设计的SPICE仿真,分别测试其抗SEU/SET能力和时间参数,验证了GGFF具有抵御60fC电荷注入的SEU加固能力和过滤输入数据、时钟信号上 500ps宽SET的能力。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：113664
    • 提供者：weixin_38660058

  1. 用Verilog hdl来实现d触发器2分频程序源码

  2. 用Verilog hdl来实现d触发器2分频程序源码，有相关程序、原理图、仿真图，大家可做参考。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：76800
    • 提供者：weixin_38659789

  1. 集成电路中的基于CMOS双D触发器CD4013的脉冲宽度检测电路设计

  2. D触发器的常规使用一般是用作二分频器、计数器或移位寄存器。然而，只要对D触发器的外围电路加以改进，根据其基本逻辑功能。就可充分发挥其独特的作用。数字装置中常用的脉冲宽度检测电路，对脉冲信号的宽度进行识别，例如，当输入脉冲的宽度为一个特定值时。便产生一个响应，否则就不予响应。以下就用CMOS双D触发器CD4013组成的几种脉冲宽度检测电路作一介绍。　　检测线路之一如图l所示。ICl、IC2为一片CD4013，其中ICl构成一单稳态触发器，单稳态输出端Q1作为D触发器IC2的时钟脉冲，Q2端作vo输

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：100352
    • 提供者：weixin_38630091

  1. 同步D触发器时序原理

  2. 为了避免同步RS触发器的输入信号同时为1，可以在S和R之间接一个“非门”，信号只从S端输入，并将S端改称为数据输入端D，如图15-8所示。这种单输入的触发器称为同步D触发器，也称D锁存器。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：69632
    • 提供者：weixin_38558659

  1. 基于数据选择器和D触发器的多输入时序电路设计

  2. 本文给出多输入变量时序逻辑网络的一种新型结构：将D触发器和数据选择器进行组合，构成既有存储功能又有数据选择功能的多输入时序网络，并给出设计过程中不需要进行函数化简的设计技术。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：241664
    • 提供者：weixin_38752282

  1. 基于数据选择器和D触发器的多输入时序电路设计

  2. 在SSI时序逻辑电路设计中，遵循的设计准则是：在保证所设计的时序逻辑电路具有正确功能的前提下，触发器的激励函数应最小化，从而简化电路结构。用卡诺图法或公式法化简触发器的激励函数，在多输入变量时相当繁琐甚至难以进行。因此，需要寻求多输入时序逻辑电路简捷设计方法。本文给出多输入变量时序逻辑网络的一种新型结构：将D触发器和数据选择器进行组合，构成既有存储功能又有数据选择功能的多输入时序网络，并给出设计过程中不需要进行函数化简的设计技术。 　　1 基本原理 　　1．1 基本多输入时序网络 　　1．

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：229376
    • 提供者：weixin_38692043

  1. 模拟技术中的维持阻塞D触发器的脉冲工作特性和动态参数

  2. 维持阻塞D触发器的工作分两个阶段，在CP=0时，为准备阶段；CP由0向1正向跳变时刻为状态转移阶段。为了使维持阻塞D触发器能可靠工作，要求： 　　在CP正跳变触发沿到来之前，门F和门G输出端Q2和Q1应建立起稳定状态。由于Q2和Q1稳定状态的建立需要经历两个与非门的延迟时间，这段时间称为建立时间tset=2tpd。在这段时间内要求输入激励信号D不能发生变化。所以CP=0的持续时间应满足tCPL≥tset=2tpd。 　　在CP正跳变触发沿来到后，要达到维持阻塞作用，必须使Q4或Q3由1变为0

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：45056
    • 提供者：weixin_38606639

  1. 维持阻塞D触发器

  2. ⑴　电路组成　　维持阻塞D触发器由钟控RS触发器和维持、阻塞电路组成。⑴称置0阻塞线；⑵称置1维持线；⑶称置1阻塞线；⑷称置0维持线。　　⑵　工作原理　　是直接置“1”端和直接清“0”端，设同时为1。设触发器初始状态为Q=0，D=1，在CP=0时，触发器状态保持。为CP时钟脉冲的到达并从e门进入做好准备。当CP=1时，e门开，输出为0，触发器Q=1。与此同时通过置1维持线g门封锁，保证在CP=1期间g输出1不变，触发器维持1态。e门输出0，通过置0阻塞线使c门封锁，即使在CP=1期间，D输入变化

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：82944
    • 提供者：weixin_38715019
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