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  1. 基本触发器汇总，常见的，学生

  2. 几种基本的触发器原理。状态归类等，是图表形式，包含基本s-r触发器，d触发器，t触发器，j-k触发器等，标注了其Logic symbol ，Function (transition) table ，Exciting table ，State diagra ，Characteristic equation 这个非常不错，是老师总结的，对于复习考试有莫大的帮助，希望对大家有用，也希望增加我的积分，我好下载资源，利人利己，很好

  3. 所属分类：专业指导

    • 发布日期：2009-06-19
    • 文件大小：141312
    • 提供者：johnxxx

  1. 计算机组成原理 练习题与答案 本科

  2. 本科生期末试卷十三 一、 选择题（每小题1分，共10分） 1． 计算机硬件能直接执行的只有______。 A.符号语言 B 机器语言 C 汇编语言 D 机器语言和汇编语言 2． 假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是______。 A.11001011 B.11010110 C.11000001 D.1100100 3． 运算器的主要功能是进行______。 A.逻辑运算 B.算术运算 C.逻辑运算与算术运算 D.初等 函数的运算 4． 某计算机字长16位，它的存贮

  3. 所属分类：C

    • 发布日期：2009-11-16
    • 文件大小：3145728
    • 提供者：kdjfkljasdf

  1. 各种计数器设计电路、原理、时序

  2. 1．异步二进制加法计数器 2．异步二进制减法计数器 3．D触发器组成异步计数器 4．其它进制异步计数器 5．同步计数器 6．集成计数器

  3. 所属分类：专业指导

    • 发布日期：2009-11-28
    • 文件大小：209920
    • 提供者：zgrwei

  1. EDA技术与VHDL 等精度测频原理的频率计

  2. 本次设计是一个等精度测频原理的频率计，能测出1~9999KHZ的频率，同时它能精确到4位小数点。它主要由D触发器、计数器、分频器等模块组成。其中最主要的部分是计数器，它的测频原理是在一定的闸门时间内测量被测信号的脉冲个数。各功能模块在QuartusⅡ软件中先由VHDL语言描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。这时，再进行时序仿真、引脚锁定之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。

  3. 所属分类：嵌入式

    • 发布日期：2010-01-20
    • 文件大小：421888
    • 提供者：nemolei

  1. 一种简单实用的差频方法原理研究及应用

  2. 介绍了D触发器差频的方法和应用条件，用最基础的时序分析的方法．对D触发器差频做一个理论上的验证。定量 给出应用条件，并分析了产生误差的原因和最大的误差范围。同时，对这一方法的应用范围进行了拓展，给出了输入方波不 对称时，对占空比限制的关系式。我们用软件仿真和试验结果验证了结论．并介绍了我们如何将D触发器差频方法用在湿度 传感器的频率检测上。

  3. 所属分类：嵌入式

    • 发布日期：2010-06-23
    • 文件大小：174080
    • 提供者：honghong163

  1. D触发器原理

  2. D触发器原理，以及原理图，各种实现反方式！！

  3. 所属分类：专业指导

    • 发布日期：2012-03-05
    • 文件大小：161792
    • 提供者：liaojinjong

  1. 基于EDA设计D触发器设计

  2. 1.HDB3编码解码原理 HDB3码：三阶高密度双极性码。 HDB3码与二进制序列的关系： (1)二进制信号序列中的“0”码在HDB3码中仍编为“0”码，二进制信号中“1”码，在HDB3码中应交替地成+1和-1码，但序列中出现四个连“0”码时应按特殊规律编码（引入传号交替反转码的“破坏点”V码）； (2)二进制序列中四个连“0”按以下规则编码：信码中出现四个连“0”码时，要将这四个连“0”码用000V或B00V取代节来代替(B和V也是“1”码，可正、可负)。这两个取代节选取原则是，使任意两个相

  3. 所属分类：硬件开发

    • 发布日期：2012-06-02
    • 文件大小：936960
    • 提供者：mfs1184396251

  1. D触发器原理

  2. d触发器原理 [收藏] 维持阻塞D触发器 1 维持阻塞D触发器的电路结构 维持阻塞D触发器的电路如图1所示。从电路的结构可以看出，它是在基本RS触发器的基础之上增加了四个逻辑门而构成的，C门的输出是基本RS触发器的置“0”通道，D门的输出是基本RS触发器的置“1”通道。C门和D门可以在控制时钟控制下，决定数据[D]是否能传输到基本RS触发器的输入端。E门将数据[D]以反变量形式送到C门的输入端，再经过F门将数据[D]以原变量形式送到D门的输入端。使数据[D]等待时钟到来后，通过C门D门，以实现

  3. 所属分类：硬件开发

    • 发布日期：2012-08-31
    • 文件大小：45056
    • 提供者：xuan46672

  1. 51端口的结构及工作原理

  2. 51端口的结构及工作原理 这是我看到过的最详细的介绍!! 比好多的教课书讲的要清楚,明白,详细,易懂的多! --------内容片段---- 由上图可见，P0端口由锁存器、输入缓冲器、切换开关、一个与非门、一个与门及场效应管驱动电路构成。再看图的右边，标号 为P0.X引脚的图标，也就是说P0.X引脚可以是P0.0到P0.7的任何一位，即在P0口有8个与上图相同的电路组成。 下面，我们先就组成P0口的每个单元部份跟大家介绍一下： 先看输入缓冲器： 在P0口中，有两个三态的缓冲器，在学数字电路时，

  3. 所属分类：制造

    • 发布日期：2013-11-23
    • 文件大小：912384
    • 提供者：dengxinneng1

  1. D触发器设计

  2. TSPC原理的D触发器0.35μm工艺版图设

  3. 所属分类：嵌入式

    • 发布日期：2014-06-17
    • 文件大小：6291456
    • 提供者：yiyouyiyou_11

  1. CMOS—D触发器原理

  2. cmos_d触发器原理

  3. 所属分类：硬件开发

    • 发布日期：2014-10-07
    • 文件大小：629760
    • 提供者：s37909

  1. D触发器原理-D触发器电路图

  2. D触发器原理-D触发器电路图

  3. 所属分类：硬件开发

    • 发布日期：2015-08-02
    • 文件大小：77824
    • 提供者：zheng_zeyu

  1. 实验四 编译码器、触发器及数码管 显示实验.pdf

  2. 1.编码、译码、显示电路的设计——填写表格：当 D0~D7 依次输入有效值时，A0~A2 对 应值以及数码管显示的值。 2.触发器 74LS74 74LS7 功能测试 （1）、画出复位端有效时的波形； （2）、画出置 1 端有效时的波形； （3）、画出 CLK 有效时，D 端输入不同值时的波形。 3.使用 2 个 D 触发器组成 2 分频电路 （1）、描述分频原理； （2）、画出波形；

  3. 所属分类：嵌入式

    • 发布日期：2020-03-14
    • 文件大小：1048576
    • 提供者：forest_one

  1. D触发器工作原理

  2. 下面以维持阻塞D触发器为例介绍边沿触发器的工作原理。

  3. 所属分类：专业指导

    • 发布日期：2013-07-30
    • 文件大小：67584
    • 提供者：u011556018

  1. 74ls373工作原理是什么

  2. 　　74LS373是一款常用的地址锁存器芯片，由八个并行的、带三态缓冲输出的D触发器构成。在单片机系统中为了扩展外部存储器，通常需要一块74LS373芯片。本文将介绍74LS373的工作原理。

  3. 所属分类：其它

    • 发布日期：2020-07-12
    • 文件大小：374784
    • 提供者：weixin_38562079

  1. 触发器组成的多谐振荡器电路

  2. 由两个D触发器分别组成单稳态电路，然后串联起来构成多谐振荡器。 振荡原理： 当开关信号送达一个低电平，或非门的输出端会出现一个上升沿脉冲，加到CP端。 此时使第一个触发器进入暂稳态，Q1转为高电平，并经过R1对C1充电，随着C1电压的升高，触发R端使其复位，让Q1转为低电平，/Q1转为高电平，对第二个触发器的CP端施加一个上升沿脉冲。 此时使第二个触发器进入暂稳态，Q2转为高电平，并经过R2对C2充电，随着C2电压的升高，触发R端使其复位，让Q2转为低电平，经过或非门，在第一个触发器

  3. 所属分类：其它

    • 发布日期：2020-07-12
    • 文件大小：97280
    • 提供者：weixin_38693173

  1. 用Verilog hdl来实现d触发器2分频程序源码

  2. 用Verilog hdl来实现d触发器2分频程序源码，有相关程序、原理图、仿真图，大家可做参考。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：76800
    • 提供者：weixin_38659789

  1. 同步D触发器时序原理

  2. 为了避免同步RS触发器的输入信号同时为1，可以在S和R之间接一个“非门”，信号只从S端输入，并将S端改称为数据输入端D，如图15-8所示。这种单输入的触发器称为同步D触发器，也称D锁存器。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：69632
    • 提供者：weixin_38558659

  1. 基于数据选择器和D触发器的多输入时序电路设计

  2. 在SSI时序逻辑电路设计中，遵循的设计准则是：在保证所设计的时序逻辑电路具有正确功能的前提下，触发器的激励函数应最小化，从而简化电路结构。用卡诺图法或公式法化简触发器的激励函数，在多输入变量时相当繁琐甚至难以进行。因此，需要寻求多输入时序逻辑电路简捷设计方法。本文给出多输入变量时序逻辑网络的一种新型结构：将D触发器和数据选择器进行组合，构成既有存储功能又有数据选择功能的多输入时序网络，并给出设计过程中不需要进行函数化简的设计技术。 　　1 基本原理 　　1．1 基本多输入时序网络 　　1．

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：229376
    • 提供者：weixin_38692043

  1. 维持阻塞D触发器

  2. ⑴　电路组成　　维持阻塞D触发器由钟控RS触发器和维持、阻塞电路组成。⑴称置0阻塞线；⑵称置1维持线；⑶称置1阻塞线；⑷称置0维持线。　　⑵　工作原理　　是直接置“1”端和直接清“0”端，设同时为1。设触发器初始状态为Q=0，D=1，在CP=0时，触发器状态保持。为CP时钟脉冲的到达并从e门进入做好准备。当CP=1时，e门开，输出为0，触发器Q=1。与此同时通过置1维持线g门封锁，保证在CP=1期间g输出1不变，触发器维持1态。e门输出0，通过置0阻塞线使c门封锁，即使在CP=1期间，D输入变化

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：82944
    • 提供者：weixin_38715019
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