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搜索资源列表

  1. FPGA与ddr2接口

  2. 本应用指南介绍了用于实现高性能 DDR2 SDRAM 接口的控制器和数据采集技术。本数据采集 技术使用了每一个 Virtex™-5 I/O 都具有的输入串行器/ 解串器 (ISERDES) 和输出双倍数据速 率 (ODDR) 的功能。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-19
    • 文件大小：602112
    • 提供者：yg259308

  1. DDR/DDR2接口的FIFO设计

  2. 介绍了DDR SDRAM的接口时序，分析了其在系统中的位、功能和作用，在此基础上提出了设计方案规划。之后着重叙述了基于Stratix．II GX系列FPGA的DDR2接口的FIFO工程设计，对于主控核心单元、数据输入单元和数据缓存单元进行了单独的模块化分析，并且对主要模块进行了功能仿真，归纳问题。

  3. 所属分类：其它

    • 发布日期：2011-06-21
    • 文件大小：6291456
    • 提供者：sophy688

  1. 基于FPGA 的DDR2 SDRAM 控制器的设计与实现

  2. 深入分析了当前国际上存储控制器的技术发展趋势和DDR2 SDRAM 控制器的详细技术规范，在参考国际主流DDR2 内存控制器实现方式的基础上，按照传输层和物理层方式，基于FPGA 设计并实现了DDR2 SDRAM 控制器。

  3. 所属分类：其它

    • 发布日期：2011-07-10
    • 文件大小：1048576
    • 提供者：sophy688

  1. DDR2控制和FPGA实现

  2. DDR2控制和FPGA实现，某人论文，值得借鉴

  3. 所属分类：嵌入式

    • 发布日期：2012-02-15
    • 文件大小：3145728
    • 提供者：alivezn_0

  1. 使用FPGA控制DDR实现步骤与注意细节

  2. 文档目的：通过一个例子，详细介绍如何使用Cyclone III FPGA实现对4片DDR的控制。 包含内容： 1. 生成DDR Control IP核的过程； 2. 如何参考Altera所提供的IO管脚说明文档； 3. 如何分配DDR的数据线； 4. 如何分配DDR的地址线； 5. 如何分配DDR的控制线； 6. 在综合、布线过程中所需注意的实现细节，为提高效率如何使用的辅助工具； 本文档为原创，是结合一个实际的项目所编写的，对其它的项目实现具有较强的借鉴和指导意义。

  3. 所属分类：硬件开发

    • 发布日期：2012-03-12
    • 文件大小：1048576
    • 提供者：etpolo

  1. usb3.0_fpga_ddr2原理图

  2. usb3.0_fpga_ddr2原理图，采用CYUSB3014接口芯片实现USB3.0接口，采用fpga进行高速外部设备I/O，扩展了128MB的ddr2内存，进行usb3.0和fpga设计很好的参考电路图。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-10
    • 文件大小：108544
    • 提供者：lisq789

  1. FPGA ddr2 sdram

  2. 基于FPGA的DDR2_SDRAM接口信号完整性设计与验证----随着科学技术与电子产业的不断发展，FPGA由配角到主角，很多系统设计都是以FPGA为中心来设计的。FPGA走过了从初期开发应用到限量生产应用再到大批量生产应用的发展历程。从技术上来说，最初只是逻辑器件，现在强调平台概念，加入数字信号处理、嵌入式处理、高速串行和其他高端技术，从而被应用到更多的领域

  3. 所属分类：硬件开发

    • 发布日期：2013-03-06
    • 文件大小：1048576
    • 提供者：liyue202

  1. Atlys_HDMI_PLB_demo

  2. 在atlys上实现对spartan6的控制，控制ddr2和hdmi

  3. 所属分类：其它

    • 发布日期：2013-04-02
    • 文件大小：509952
    • 提供者：hunningtu_lq

  1. fpga 图像采集卡 pci

  2. fpga 采集卡 pci 该系统采用4片XC3SDl800A作为处理核心 使用DDR2 SDRAM高速存 储实时数据 作者通过全面的分析 设计了核心板 底板和应用板分离系统架构 该平台能够根据实际需求进行灵活的搭配 核心板之间的数据传输采用了LVDS 低电压差分信号 技术 从而使得数据能够稳定的以非常高的速率进行传输 ">fpga 采集卡 pci 该系统采用4片XC3SDl800A作为处理核心 使用DDR2 SDRAM高速存 储实时数据 作者通过全面的分析 设计了核心板 底板和应用板分离

  3. 所属分类：硬件开发

    • 发布日期：2014-02-27
    • 文件大小：5242880
    • 提供者：fxl120476

  1. DDR数据手册

  2. DDR2数据手册，可以用于DSP和FPGA外扩内存使用。

  3. 所属分类：硬件开发

    • 发布日期：2014-07-17
    • 文件大小：2097152
    • 提供者：bianhuijie

  1. 基于FPGA和USB3_0的高速CMOS图像数据采集系统设计

  2. 本设计以 FPGA 控制整个系统工作，数据缓存通过 FPGA 程序和调用内部 IP 核来控制 DDR2 芯片完成，采用 Cypress 公司的 FX3 型 3.0 接口芯片 CYUSB3014 进行数据的传输；

  3. 所属分类：硬件开发

    • 发布日期：2016-01-17
    • 文件大小：8388608
    • 提供者：tangyuchen163

  1. 基于FPGA的视频图像处理（单路信号VGA显示）

  2. 本资源是基于FPGA的视频图像采集处理，然后进行单通道的VGA显示。本系统由视频图像采集模块、存储模块、显示模块以及相关配置电路模块组成。采集模块通过视频通过解码芯片TW2867将通过AV接口连接的摄像头拍摄到的视频模拟信号转变为ITU-RBT656格式的数字视频信号；存储模块选取解码后的一帧图像数据的有效大小存入DDR2存储器中，在处理进行前和处理进行中，作为未得到处理的图像数据信息的缓存；显示模块从存储器中读出图像数据，再通过视频编码芯片ADV7123视频D/A转换芯片进行格式转换输出模拟

  3. 所属分类：硬件开发

    • 发布日期：2016-11-28
    • 文件大小：800768
    • 提供者：huangchijun11

  1. DDR2控制和FPGA实现.pdf

  2. DDR2和FPGA

  3. 所属分类：硬件开发

    • 发布日期：2017-05-10
    • 文件大小：3145728
    • 提供者：m0_37713895

  1. Xilinx FPGA工程例子及源码(第二部分)

  2. 1024点FFT快速傅立叶变换.zip (511.44 KB) AD7266的Verilog驱动程序.zip (558.32 KB) BOOTLOADER (基于Platform Flash).rar (973.98 KB) ChipScope使用示例.zip (1.06 MB) DDR SDRAM控制器verilog代码.zip (475.63 KB) DDR SDRAM控制器参考设计VHDL代码.zip (990.35 KB) DDR2 Controller.zip (303.76 KB)

  3. 所属分类：硬件开发

    • 发布日期：2017-08-03
    • 文件大小：40894464
    • 提供者：zhm11253

  1. 基于FPGA的一种Camera Link高速图像传输系统设计

  2. 随着科学技术的不断进步，CMOS 图像传感器的帧频和分辨率在不断提高， 图像传输卡与成像系统之间的速度匹配问题显得越来越重要。Camera Link 接口是 一种高速传输图像数据的总线接口，它能够有效地解决图像传输卡与成像系统之 间图像高速传输的问题。由于受到显示器显示范围的限制，大图像不能在一个显 示器上完整的显示出来，本文正是基于 Camera Link 协议而设计了一种大图像的实 时传输系统。 本文提出了一种基于 FPGA 芯片的多显示器串联起来显示大图像的实时显示 系统方案，该方案利用

  3. 所属分类：硬件开发

    • 发布日期：2018-01-07
    • 文件大小：4194304
    • 提供者：drjiachen

  1. Altera_cyclone III -DDR2-USB3.0开发套件光盘资料Part4.zip

  2. 分享Cypress_CYUSB3014_KIT开发套件光盘资料共分三部分。而这部分为Altera_cyclone III -DDR2文件资料，和Cypress_CYUSB3014_KIT同一开发板。资料可了解基于FPGA和CYUSB3014组成USB3.0采集传输系统的一般电路原理，其充分发挥USB3.0芯片的特性，特将CYUSB3014芯片的所有数字IO与FPGA连接，包括32根数据线，13根控制线、4根I2S信号线以及UART线。CYUSB3014功能包含时钟晶振、复位、时钟源配置、引导方式

  3. 所属分类：硬件开发

    • 发布日期：2020-05-08
    • 文件大小：341835776
    • 提供者：u014401545

  1. FPGA自学笔记——设计与验证VIP版.pdf

  2. 开始有计划写这本书的时候， Altera 还叫 Altera， 还没有加入 Intel 的大家庭， Xilinx 的 ZYNQ 也才刚刚开始有人探索， Altera 大学计划第一次将亚洲创新大赛由传统的 SOPC 大赛 换成了 SOC 大赛，软核变硬核，性能翻几番。 那个时候，能出一本认认真真讲 FPGA 设计的 书， 会得到非常高的评价。 而我，则由于工作变动， 中间拖沓了半年，当半年后再来准备动 笔时，才恍然领悟到， Altera 即将成为 Intel 的可编程事业部， 基于嵌入式硬核的 S

  3. 所属分类：硬件开发

    • 发布日期：2019-09-03
    • 文件大小：16777216
    • 提供者：qq_30307853

  1. 基于Cyclone III FPGA的DDR2接口设计分析

  2. 用一个IP核完成对4片DDR2的控制（带宽为64bit），且DDR2的最高速率可达200MHz，以此完成对数据的高速大容量存储。由于采用一个DDR2的IP核进行控制，所以4片DDR2以地址和控制线共用、数据线独立的方式进行管脚连接。

  3. 所属分类：其它

    • 发布日期：2020-07-30
    • 文件大小：81920
    • 提供者：weixin_38512781

  1. 基于Cyclone III FPGA的DDR2接口设计分析

  2. DDRSDRAM是DoubleDataRateSDRAM的缩写，即双倍速率同步动态随机存储器。DDR内存是在SDRAM内存基础上发展而来的，能够在时钟的上升沿和下降沿各传输一次数据，可以在与SDRAM相同的总线时钟频率下达到更高的数据传输率。虽然DDR2和DDR一样,都采用相同采样方式进行数据传输，但DDR2拥有两倍于DDR的预读取系统命令数据的能力。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：272384
    • 提供者：weixin_38581777

  1.  带自测功能的DDR2控制器设计

  2. 在研究了JEDEC制定的DDR2标准的基础上，基于对DDR2快速测试的目的，设计了一种带自测功能的新型DDR2控制器。该控制器既拥有常见的控制时序、刷新、初始化等功能，又可以在没有外部激励的情况下对DDR2进行测试。整个设计完全遵循JEDEC标准，采用自顶向下的设计方法，通过异步FIFO进行跨时钟域的信号通讯，接口部分兼容FPGA的MCB模块，可以实现和MCB的简单替代，最后用verilog语言进行描述并通过仿真验证和FPGA验证，达到了较高的性能和实现了要求的功能。与常见的控制器相比，本设计虽

  3. 所属分类：其它

    • 发布日期：2021-01-30
    • 文件大小：534528
    • 提供者：weixin_38640830
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