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  1. DLL时钟锁相环的介绍

  2. 介绍FPGA中dll时钟锁相环的作用，以及它的用法，对初学者很有用。

  3. 所属分类：硬件开发

    • 发布日期：2009-09-02
    • 文件大小：132096
    • 提供者：maqing3038776

  1. 基于FPGA的多种分频设计与实现

  2. 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。

  3. 所属分类：硬件开发

    • 发布日期：2010-01-09
    • 文件大小：176128
    • 提供者：william69

  1. 用Verilog语言实现任意整数分频器

  2. 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。 但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以 达到对时钟操作的目的。

  3. 所属分类：硬件开发

    • 发布日期：2015-12-14
    • 文件大小：38912
    • 提供者：tmmdh370927

  1. FPGA内全数字延时锁相环的设计

  2. 现场可编程门阵YSJ(FPGA)的发展已经有二十多年，从最初的1200门发展到了 目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、 消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟 偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟， 减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其 各自又分为数字设计和模拟设计。虽然用模拟的方法实

  3. 所属分类：硬件开发

    • 发布日期：2018-01-10
    • 文件大小：2097152
    • 提供者：drjiachen

  1. 利用Verilog实现奇数倍分频

  2. 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：57344
    • 提供者：weixin_38732519

  1. 利用可编程振荡器增强FPGA的应用

  2. 当今复杂的FPGA含有众多用于实现各种电路与系统的功能块，诸如逻辑阵列、存储器、DSP 模块、处理器、用于时序生成的锁相环 （PLL） 和延迟锁定环 （DLL）、标准I/O、高速数字收发器以及并行接口（PCI、DDR 等）。这些不同的功能块通常由多个时钟驱动，FPGA 一般会综合采用外部振荡器以及内部PLL 与DLL来生成时钟。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：59392
    • 提供者：weixin_38522795

  1. 布线工程师如何充分“掌控”时钟信号？

  2. 在布线之前，采用极佳的时钟来用于合成及时序约束。约束的时钟定义可能出现在模块的顶层焊盘或引脚;可能出现在宏的输出，如锁延迟环(DLL) 或锁相环(PLL);或者作为产生的时钟出现在除法寄存器上。作者：安森美半导体公司 Billie Johnson

  3. 所属分类：其它

    • 发布日期：2020-08-18
    • 文件大小：150528
    • 提供者：weixin_38697328

  1. FPGA内全数字延时锁相环的设计.pdf

  2. 现场可编程门阵列(FPGA)的发展已经有二十多年,从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片.现在,FPGA已广泛地应用于通信,消费类电子和车用电子类等领域,但国内市场基本上是国外品牌的天下. 在高密度FPGA中,芯片上时钟分布质量变的越来越重要,时钟延迟和时钟偏差已成为影响系统性能的重要因素.目前,为了消除FPGA芯片内的时钟延迟,减小时钟偏差,主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法,而其各自又分为数字设计和模拟设计.虽然用模拟的方法实现的DLL所占用

  3. 所属分类：硬件开发

    • 发布日期：2020-08-22
    • 文件大小：2097152
    • 提供者：kid040

  1. 可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：156672
    • 提供者：weixin_38684328

  1. 应用于锁相环的脉宽调整电路的设计

  2. 在锁相环PLL、DLL和时钟数据恢复电路CDR等电路的应用中，人们普遍要求输出时钟信号有50%的占空比，以便在时钟上升及下降沿都能够采样数据，最大限度地提高数据传输的速度。为了达到这一需求，我们经常需要在时钟的输出加入脉宽调整电路来得到一个占空比尽可能达到50%的时钟信号。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：149504
    • 提供者：weixin_38576922

  1. EDA/PLD中的FPGA全局时钟资源相关原语及使用

  2. FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。 　　与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：67584
    • 提供者：weixin_38596093

  1. EDA/PLD中的可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：285696
    • 提供者：weixin_38741531

  1. 通信与网络中的应用于锁相环的脉宽调整电路的设计

  2. 前言 　　在锁相环PLL、DLL和时钟数据恢复电路CDR等电路的应用中，人们普遍要求输出时钟信号有50%的占空比，以便在时钟上升及下降沿都能够采样数据，最大限度地提高数据传输的速度。为了达到这一需求，我们经常需要在时钟的输出加入脉宽调整电路来得到一个占空比尽可能达到50%的时钟信号。 　　近年来诞生了许多种类的脉宽调整电路。这些电路大致可以分为以下三类：第一类最为简单，即采用2分频器产生占空比为50％的时钟，2分频器并不是专为调整占空比而采用的，但的确达到了这一需求；第二类通过负反馈机制，采

  3. 所属分类：其它

    • 发布日期：2020-11-19
    • 文件大小：128000
    • 提供者：weixin_38733281

  1. 数字时钟管理器

  2. Spartan-3、Spartan-3E、Spartan-3A和Spartan-3AN器件都提供了高性能的数字时钟管理器(Digital Cloak Manager，DOM)，它是基于Xilinx的其他系列器件所采用的数字延迟锁相环(DelayLocked Loop，DLL)模块。在时钟的管理与控制方面，DOM与DLL相比功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成及时钟相位的调整等系统方面的需求。 　　由于DOM把高性能的时钟直接整合到FPGA全局时钟分配网络，因此DC

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：109568
    • 提供者：weixin_38696877

  1. EDA/PLD中的Xilinx FPGA全局时钟和第二全局时钟资源的使用方法

  2. 目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FP

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：69632
    • 提供者：weixin_38672815

  1. 一种锁定相位编程可调全数字锁相环设计

  2. 1 引 言 锁相技术在信号处理、调制解调、时钟同步、倍频、频率综合等领域都得到了广泛的应用。目前锁相技术的实现主要有模拟锁相环(APLL)、全数字锁相环(DPLL)、模拟数字混合锁相环与延迟锁相环(DLL)四种。全数字锁相环(DPLL)具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调等优点．得到了广泛应用。 经典全数字锁相环路由数字鉴相器、K模可逆计数器、脉冲加减控制电路和N分频器4部分组成。在输入信号频率稳定条件下，锁相环锁定时输出信号与输入信号正交。在通信和其他很多应用领域，

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：159744
    • 提供者：weixin_38732463

  1. Xilinx FPGA全局时钟和第二全局时钟资源的使用方法

  2. 目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为。为了适应复杂设计的需要，Xilinx的FPGA中集

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：68608
    • 提供者：weixin_38728347

  1. 可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：396288
    • 提供者：weixin_38655998

  1. FPGA全局时钟资源相关原语及使用

  2. FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，的Virtex II器件多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。 　　与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：65536
    • 提供者：weixin_38547151

  1. 布线工程师如何充分掌控时钟信号？

  2. 在数字电路设计中，是一种在高态与低态之间振荡的信号，决定着电路的性能。在应用中，逻辑可能在上升沿、下降沿触发，或同时在上升沿和下降 沿触发。由于溢出给定时钟域的极多，故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有必须满足的延迟、歪曲率、功率及信号完整性 要求。　　当电路从前工序设计人员转移到后工序时，可以认为时钟概述与图表是必须沟通的关键信息。多年以来，由于沟通失误，数以小时、天甚至是星期计的设计工作沦为白费，需要包括时钟树在内的全套重新合成。　　在布线之前，采用的时钟来用于合成及时序约束

  3. 所属分类：其它

    • 发布日期：2021-01-12
    • 文件大小：141312
    • 提供者：weixin_38681218
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