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基于DSP内嵌PLL中的CMOS压控环形振荡器设计
本文设计了一种应用于DSP内嵌锁相环的低功耗、高线性CM0S压控环形振荡器。电路采用四级延迟单元能方便的获得正交输出时钟,每级采用RS触发结构来产生差分输出信号,在有效降低静态功耗的同时.具有较好的抗噪声能力。
所属分类:
其它
发布日期:2020-07-30
文件大小:74752
提供者:
weixin_38587005
DSP内嵌PLL中的CMOS压控环形振荡器设计
绍了一种用于DSP内嵌锁相环的低功耗、高线性CMOS压控环形振荡器。电路采用四级延迟单元来获得相位相差90°的正交输出时钟,每级采用调节电流源大小,改变电容放电速度的方式。基于SMIC 0.35μm CMOS工艺模型的仿真结果表明,电路可实现2MHz至90MHz的频率调节范围,在中心频率附近具有很高的调节线性度,且总功耗仅为3.5mW。
所属分类:
其它
发布日期:2020-08-07
文件大小:205824
提供者:
weixin_38689055
DSP内嵌PLL中的CMOS压控环形振荡器设计
本文提出了一种采用四级延迟单元的CMOS环形压控振荡器,每级采用调节电流源大小,改变电容放电速度的方式,在方便的提供正交输出时钟的同时,具有2MHz至90MHz频率调节范围以及较低的功耗,可满足DSP芯片时钟系统的应用要求。
所属分类:
其它
发布日期:2020-10-26
文件大小:106496
提供者:
weixin_38631960
单片机与DSP中的DSP内嵌PLL中的CMOS压控环形振荡器设计
摘要:介绍了一种用于DSP内嵌锁相环的低功耗、高线性CMOS压控环形振荡器。电路采用四级延迟单元来获得相位相差90°的正交输出时钟,每级采用调节电流源大小,改变电容放电速度的方式。基于SMIC 0.35μm CMOS工艺模型的仿真结果表明,电路可实现2MHz至90MHz的频率调节范围,在中心频率附近具有很高的调节线性度,且总功耗仅为3.5mW。 1 引言 在现代高性能 DSP 芯片设计中,锁相环(PLL)被广泛用作片内时钟发生器,实现相 位同步及时钟倍频。压控振荡器(VCO)作为PL
所属分类:
其它
发布日期:2020-11-09
文件大小:178176
提供者:
weixin_38698927