DeepBenchVerilog 该存储库包含百度DeepBench（ ）中提供的内核的Verilog HDL版本。 为了生成它们，我们使用了Xilinx HLS工具v2018.2，并将其作为示例项目作为启动器。 捕获生成的HDL内核并将其发布到此处。 细节： 精确： Data precision = 8 bit // sutable for PIR-DSP (https://ieeexplore.ieee.org/document/8735533) 建筑学： 我们使用了Cascad