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  1. 基于FPGA的数字秒表设计

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  3. 所属分类:嵌入式

    • 发布日期:2010-06-16
    • 文件大小:747520
    • 提供者:sanpao2010
  1. EDA/PLD中的基于FPGA的数字秒表的设计

  2. 应用VHDL语言设计数字系统,很多设计工作可以在计算机上完成,从而缩短了系统的开发时间,提高了工作效率。本文介绍一种以FPGA为核心,以VHDL为开发工具的数字秒表,并给出源程序和仿真结果。   1 系统设计方案   1.1 系统总体框图   数字秒表主要有分频器、计数模块、功能控制模块、势能控制模块和显示输出模块组成。系统框图如图1所示。   本次的设计仿真选用以EPlC6Q240芯片为核心的FPGA开发板,该开发板提供了较完善的外围周边电路和信号接口,并提供了一块4位7段数码
  3. 所属分类:其它

    • 发布日期:2020-11-09
    • 文件大小:342016
    • 提供者:weixin_38741195