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  1. 基于FPGA的数字秒表设计

  2. 本科生毕业论文(设计)开题报告书 题 目： 基于FPGA的数字秒表设计 学生姓名： *********** 学 号： ********** 专业班级： 自动化******班 指导老师： ************ 2010年 3 月 20 日 论文（设计）题目 ISP技术及其应用研究 课题目的、意义及相关研究动态： 课题设计的主要目的：运用所学的数字电子技术的基本知识和数字电子电路的设计方法，将数字电子技术的基础知识与EDA技术有机地联系起来，EDA电子仿真软件的仿真功能强大，具有完备的文件库，

  3. 所属分类：嵌入式

    • 发布日期：2010-06-16
    • 文件大小：747520
    • 提供者：sanpao2010

  1. EDA/PLD中的基于FPGA的RS（255，239）编译码器设计

  2. RS（Reed-Solomon）编码是一种具有较强纠错能力的多进制BCH编码，其既可纠正随机错误，又可纠正突发错误。RS编译码器广泛应用于通信和存储系统，为解决高速存储器中数据可靠性的问题，文中提出了RS编码的实现方法，并对编码进行了时序仿真。仿真结果表明，该译码器可实现良好的纠错功能。 　　RS（Reed-Solomon）码是差错控制领域中的一种重要线性分组码，既能纠正随机错误，又能纠正突发错误，且由于其出色的纠错能力，已被NASA、ESA、CCSDS等空间组织接受，用于空间信道纠错。本文研

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：362496
    • 提供者：weixin_38729269

  1. EDA/PLD中的基于FPGA的高速通信系统研究

  2. 0 引言 　　远程通信系统和远程监控系统对信号传输有两方面的要求：一方面要求接口灵活且有较高的数据传输带宽；另一方面要求系统的传输距离远。传统接口如UART，USB，以太网等在传输带宽和传输距离上均无法满足要求。 　　低压差分信号(LVDS)是一种低摆幅的差分信号技术。LVDS的恒流源模式及低摆幅输出使传输速度可以从数百Mb／s到2 Gb／s以上。差分传输方式使LVDS信号对共模输入噪声有更强的抵抗能力。LVDS技术功耗低，100Ω的负载电阻功耗仅有1．2 mW。这些特点使得LVDS技术广泛

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：242688
    • 提供者：weixin_38723513

  1. EDA/PLD中的基于FPGA的高速时钟数据恢复电路的实现

  2. 0 引言 　　时钟数据恢复电路是高速收发器的核心模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制核心。但利用中

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：249856
    • 提供者：weixin_38737283

  1. EDA/PLD中的基于FPGA的多功能信号源生成系统设计与实现

  2. 摘 要：为了满足科研与实验需要，提出并实现了一种以FPGA和高速D／A为核心，其结构简单，控制灵活，信号质量高的多功能信号源生成系统。该信号源生成系统能够实时产生中心频率在30～130 MHz的各种雷达、通信、导航和白噪声等信号，且产生的各种信号频率、幅度、相位和其他参数均可控。信号源作为基带信号单元配以混频模块，可实现在任意频段的信号。另外，该信号源还可以作为一个通用平台，通过FPGA内部程序的更新来实现其他复杂信号。 　　产品级的信号源往往满足不了科研和实验的需要，尤其在复杂电磁环境的研究

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：391168
    • 提供者：weixin_38716519

  1. EDA/PLD中的基于FPGA的级联结构FFT处理器的优化设计

  2. 0 引 言 　　数字信号处理主要研究采用数字序列或符号序列表示信号，并用数字计算方法对这些序列进行处理，以便把信号变换成符合某种需要的形式。在现代数字信号处理中，最常用的变换方法就是离散傅里叶变换(DFT)，然而，它的计算量较大。运算时间长，在某种程度上限制了它的使用范围。快速傅里叶变换(FFT)的提出使DFT的实现变得接近实时，DFT的应用领域也得以迅速拓展。它在图像处理、语音分析、雷达、声纳、地震、通信系统、遥感遥测、地质勘探、航空航天、生物医学等众多领域都获得极其广泛的应用。随着FPGA

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：290816
    • 提供者：weixin_38729336

  1. EDA/PLD中的利用串行RapidIO实现FPGA协处理

  2. 为了支持“三重播放”应用，人们对高速通信和超快速计算的需求日益增大，这向系统开发师、算法开发师和硬件工程师等人员提出了新的挑战，要求他们将各种标准、组件和联网设备融合成一个整体。 　　同时，开发人员不但要跟上日益提高的性能需求，还得注意保持成本低廉有效利用基于串行RapidIO的FPGA作为DSP协处理器就能达到这些目的。 　　由于三重播放应用集合了话音、视频和数据应用，因此必须采用新算法来设定其开发和系统优化策略的参数其间，开发人员要解决以下问题：构造可调整可扩展的架构、支持分布式处理、采

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：260096
    • 提供者：weixin_38694343

  1. EDA/PLD中的基于FPGA的高速数字锁相环的设计与实现

  2. 摘 要：本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案，并详细介绍了该方案基于FPGA的实现方法。通过对所设计的锁相环进行计算机仿真和硬件测试，表明该方案确实可以提高锁相环的捕获性能。关键词：数字锁相环(DPLL)；捕获时间；FPGA；VHDL 引言捕获时间是锁相环的一个重要参数，指的是锁相环从起始状态到达锁定状态所需时间。在一些系统中，如跳频通信系统，由于系统工作频率不断地发生快速变化(每秒几百次到几千次，甚至高达上万次)，要求锁相环能够对信号相位快速捕获。因此研究具有较短捕获时

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：69632
    • 提供者：weixin_38607311

  1. EDA/PLD中的一种基于FPGA实现的高速缓存设计

  2. 摘　要：为了解决嵌入式实时数据采集系统中，高速采集数据量大，而处理器的处理速度有限的矛盾，保证数据不丢失并提高处理器的数据吞吐率，文中提出一种基于FPGA(现场可编程门阵列) 实现的最优FIFO(先入先出存储器) 结构设计，它可以成倍提高数据流通速率，增加嵌入式系统的实时性。 　　关键词：高速数据采集系统；数字信号处理器；异步先入先出存储器；现场可编程门阵列         引　言 　　随着雷达、通信和图像处理中数字处理技术的飞速发展，现代化生产和科学研究对数据采集系统的要求更加严格。在嵌入式条

  3. 所属分类：其它

    • 发布日期：2020-12-07
    • 文件大小：106496
    • 提供者：weixin_38651786