卷积码是广泛应用于卫星通信、无线通信等各种通信系统的信道编码方式。Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着可编程逻辑技术的不断发展，其高密度、低功耗、使用灵活、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的最佳方法。项目目的是用FPGA实现一个Viterbi译码器。 　　一、译码器功能分析 　　译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进

1 引 言 　　由于卷积码优良的性能，被广泛应用于深空通信、卫星通信和2G、3G移动通信中。卷积码有三种译码方法：门限译码、概率译码和Viterbi算法，其中Viterbi算法是一种基于网格图的最大似然译码算法，是卷积码的最佳译码方式，具有效率高、速度快等优点。从工程应用角度看，对Viterbi译码器的性能*价指标主要有译码速度、处理时延和资源占用等。本文通过对Viterbi译码算法及卷积码编码网格图特点的分析，提出一种在FPGA设计中，采用全并行结构、判决信息比特与路径信息向量同步存储以及路