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  1. EDA/PLD中的基于Verilog计算精度可调的整数除法器的设计

  2. 0 引 言   除法器是电子技术领域的基础模块,在电子电路设计中得到广泛应用。目前,实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价,从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多,如利用微处理器实现快速乘除法运算,FPGA实现二进制除法运算,模拟除法器等;而通过软件实现的除法器算法,可以大大提高器件的工作频率和设计的灵活性,可以从总体上提高设计性能,而设计高效实用的算法是除法器的关键,故除法器的算法研究成为现今热点。   目前,软件方面主要是
  3. 所属分类:其它

    • 发布日期:2020-11-10
    • 文件大小:140288
    • 提供者:weixin_38678796