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  1. EDA/PLD中的实际应用的DDR时序

  2. 接下来我们会一步步地生成输入偏移约束,以便读者容易理解。图1描述了上升数据的时序,假定周期参数为5ns,占空比50%,所以半周期就是2.5ns。可以看到数据有效窗口只有2ns,因为相邻数据有250ps的边界。请留意时钟上升沿和数据有效开始时间的关系。   图1 实际应用的DDR时序示意   可以看到图1中数据在灰色的时钟捕捉沿以后2.5ns才开始有效,所以约束设置是-0.25ns,负值仅仅代表是在时钟沿之后。   接下来是定义数据在上升沿采样时的有效窗口宽度,如图2所示宽度为2ns。
  3. 所属分类:其它

    • 发布日期:2020-11-17
    • 文件大小:140288
    • 提供者:weixin_38746951