CPLD的原理框图如图所示。 　　如图 CPLD的原理框图　　行扫描线由移位寄存器输出驱动，在时钟ck的驱动下移位寄存器工作，同一时间只有一位行线为“0”。列线全部接有内部上拉，在没有键按下的情况下，列线全为“1”。同时与门输出也为“1”，移位寄存器继续工作；当有键按下时，与门输出为低。禁止移位寄存器操作，直到按键被释放。 　　行列编码电路的输出组成键盘的编码输出，输入到处理器。　　此参考设计包括Verilog源代码、Verilog测试文件和.ucf文件。.ucf文件中有关于内部上拉电阻的

1．CPLD设计　　本设计有VHDL和Verilog两种描述，CPLD首先译码系统命令，然后产生对NAND FLASH的相应操作。CPLD主要完成以下4个任务。　　(1)解码读/写地址总线。　　(2)解释地址总线命令。　　(3)产生NAND Flash控制信号。　　(4)监控RY/BY＃。　　CPLD解码地址线上的OOh～0Fh，然后操作不同地址对应的端口，产生相应的NAND Flash控制输出。端口地址及其功能描述见如表。　　如表 CPLD端口地址及其功能描述 　　如图所示为CPLD实现