如图1～如图5是系统中有关模块的仿真，请读者结合有关程序进行仿真结果的分析。经分析上述的有关仿真结果，可知对应模块的VHDL程序设计是正确的。 　　如图1 ADZHKZ的仿真结果图(未加去毛刺进程前) 　　如图2 ADZHKZ的仿真结果图(口了去毛刺进程后) 　　如图3 SJYSCL的仿真结果图 　　如图4 DAZHKZ的仿真结果图 　　如图5 JPXSKZ的仿真结果图　　  来源:ks99