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EDA/PLD中的EDA中的设计技巧分析
(1)在抢答鉴别电路的设计中,A、B、C、D四组抢答,理论上应该有16种可能情况,但实际上由于芯片的反应速度快到一定程度时,两组以上同时抢答成功的可能性非常小,因此我们可设计成只有四种情况,这大大简化了电路的设计复杂性. (2)在计分器电路的设计中,按照一般的设计原则,按一定数进制进行加减即可,但是随着计数数目的增加,要将计数数目分解成十进制并进行译码显示会变得越来越麻烦.因此为了减少译码显示的麻烦,一般是将一个大的进制数分解为数个十进制以内的进制数,计数器串级连接.但随着位数的增加,
所属分类:
其它
发布日期:2020-11-16
文件大小:36864
提供者:
weixin_38590989
EDA/PLD中的EDA中的状态控制器设计技巧分析
(1)在状态控制器KZQ中,利用状态机的设计方法简化了设计。 (2)在数据装载器ZZQ的设计中,利用三个装载信号的组合LD_8888&LD_DONE&LD_CLK赋给变量TEMP,巧妙地解决了装载数据的选择问题。 (3)在烹调计时器JSQ的设计中,利用两个减法十进制计数器和两个减法六进制计数器的串级组合,非常简便地实现了59′59″数之间的计时和初始数据的装载。同时在减法十进制计数器和减法六进制计数器的第二个进程中(详见下面列出的程序段),通过引入CLK的上升沿,消除了进位信号CQI
所属分类:
其它
发布日期:2020-11-16
文件大小:49152
提供者:
weixin_38611527
EDA/PLD中的EDA中的电梯控制器系统的设计技巧分析
在楼层请求寄存器的置位与复位进程”的设计中,通过楼层选择指示变量DR,电梯所在楼层变量LIFTOR和输入信号UPIN、DOWNIN、ST_CH来判断UR、DR的置位。其判断原则为:若电梯所在楼层为NUM,假设电梯处于运行中,这时若楼层选择指示为T且T)NUM时按下了楼层选择确认键ST_CH,或者按下了上升按键UPIN,则对应的上升请求寄存器UR(T)置为“1”,否则,若电梯运行时间到(HAND=T,亦即WAI_T=''101'')且没有任何请求,则对应的上升请求寄存器UR(T)置为“0”;若电梯
所属分类:
其它
发布日期:2020-11-15
文件大小:199680
提供者:
weixin_38562392
EDA/PLD中的电子产品设计阶段的成本控制
摘 要: 本文从几个角度来探讨电子产品开发过程中的开发成本控制方法。开发成本包含时间成本和资金成本,围绕这两点,对以下步骤进行了分析:项目宏观规划时的项目分解、文档制作;硬件设计时的辅助设计软件的使用技巧和电路的可塑性设计;在软件设计方面,提倡使用C语言来进行开发工作。 关键词: 电子产品 设计 成本控制 EDA PLD 单片机 C语言 我们在设计电子产品的过程一般都会对所设计的产品进行成本控制,总是尽量简化电路,减少元器件、尽量简化安装工序。一般这些简化都是针对最终产品的。但是作为开
所属分类:
其它
发布日期:2020-12-10
文件大小:102400
提供者:
weixin_38725426
EDA/PLD中的降低FPGA功耗的设计技巧和ISE功能分析工具
新一代FPGA的速度变得越来越快,密度变得越来越高,逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢?很多设计抉择可以影响系统的功耗,这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。 为了更好地理解本文将要讨论的设计技巧为什么能够节省功耗,我们先对功耗做一个简单介绍。 功耗包含两个因素:动态功耗和静态功耗。动态功耗是指对器件内的容性负载充放电所需的功耗。它很大程度上取决于频率、电压和负载。这三个变量中的每个变量均在您的某种控制之下。
所属分类:
其它
发布日期:2020-12-06
文件大小:117760
提供者:
weixin_38649356
EDA/PLD中的降低FPGA功耗的设计
使用这些设计技巧和ISE功能分析工具来控制功耗 新一代 FPGA的速度变得越来越快,密度变得越来越高,逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢?很多设计抉择可以影响系统的功耗,这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。 为了更好地理解本文将要讨论的设计技巧为什么能够节省功耗,我们先对功耗做一个简单介绍。 功耗包含两个因素:动态功耗和静态功耗。动态功耗是指对器件内的容性负载充放电所需的功耗。它很大程度上取决于 频率、电压和
所属分类:
其它
发布日期:2020-12-07
文件大小:105472
提供者:
weixin_38707356