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  1. EDA/PLD中的CPLD/FPGA器件的配置方法

  2. CPLD和FPGA都支持边界扫描（JTAG）模式，JTAG端口用于边界扫描测试、器件配置、应用诊断等，符合IEEE 1532/IEEE 1149，1规范。每个CPLD/FPGA器件都有专用的JTAG端口，JTAG端口有4个引脚，具体描述见表1。 　　通过JTAG下载线将CPLD/FPGA器件与计算机连接起来，就可以将配置文件下载到器件中，如图1所示。图2给出一个系统中同时存在CPLD、FPGA和配置芯片时JTAG连线的结构图，可以分别将对应的配置文件下载到这些器件里。            

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：246784
    • 提供者：weixin_38726007

  1. EDA/PLD中的一种高档FPGA可重构配置方法

  2. 基于软件无线电的某机载多模式导航接收机能较好地解决导航体制不兼容对飞行保障区域的限制，但由于各体制信号差异较大，各自实现其硬件将相当庞大，若对本系统中数字信号处理的核心 FPGA芯片使用可重构的配置方法，将导航接收机的多种模式以时分复用的方式得以实现，可以重复利用 FPGA的硬件资源，达到了缩小体积，减小功耗，增加灵活性和降低系统硬件复杂程度等目的。本系统中的核心器件是新一代高档 FPGA，适合于计算量大的数字信号处理，包含实现数字信号处理的 DSP块、数字锁相环、硬件乘法器以及各种接口等多项技

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：188416
    • 提供者：weixin_38535428

  1. EDA/PLD中的基于对EPCS在线编程的FPGA可重构方法

  2. 0 引言 　　可重构体系结构已经成为FPGA系统开发的研究热点，并已有许多令人瞩目的研究成果及产品应用。FPGA可重构的应用为用户提供了方便的系统升级模式，同时也实现了基于相同硬件系统的不同工作模式功能。在当今快速发展的市场环境条件下，产品是否便于现场升级，是否便于灵活使用无疑是产品能否进入市场的关键因素，FPGA的可重构设计显得尤为重要。 　　目前，很多可重构的设计方式都采用单片机、CPLD等器件直接对FPGA器件进行编程配置，从而实现系统工作模式的可重构。本设计则通过开发CPLD先对FP

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：253952
    • 提供者：weixin_38684743

  1. EDA/PLD中的FPGA器件配置模式

  2. 只有成功配置可编程逻辑器件FPGA之后，器件才能正常工作。Xilinx FPGA的配置有3种模式，分别为并行(SelectMap)、串行(Serial)和边界扫描(Boundary Scan)模式。当然Virtex-5和Spartan-3E／3A的器件有更多的配置模式，如SPIFash配置和SPIFash配置。根据配置时钟的来源，串行模式又分成主串(Master Serial)和从串(Slave Serial)模式，模式选择由器件的3个控制引脚MO、M1和M2来完成。豸了保证数据的正确配置，必须

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：178176
    • 提供者：weixin_38695061

  1. EDA/PLD中的FPGA中增加SPI和BPI配置模式

  2. 在Xilinx新一代的FPGA中增加了SPI和BPI配置模式，好处是成本低、设计者选择余地大及配置方便等优点。例如，Spartan-3E器件支持多种Vendor(生产商)提供的SPI和BPIFlash产品。对于SPI Flash器件可以通过Xilinx的Cable-Ⅲ(JTAG)或Cable-IV电缆直接配置；对于BPI Flash器件，则需要利用FPGA中所创建的MicroBlaze或PicoBlaze内核并运行该内核(引擎)，然后通过Xilinx的Cable-Ⅲ(JTAG)Cable-IV电

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：230400
    • 提供者：weixin_38645335

  1. EDA/PLD中的使用Spartan FPGA实现灵活的低成本安全解决方案

  2. 1．Spartan-3AN FPGA中的Flash存储器和隐藏比特流 　　Spartan-3AN器件带有可以用于存储配置数据的片上Flash存储器，如果在设计中Flash存储器没有与外部相连，则其无法从I/0引脚读取数据。由于∏ash存储器在FPGA内部，因此配置过程中Spartan-3AN器件比特流处于隐藏状态。这一配置成为设计安全的起点，因为无法直接从Flash存储器中复制设计。 　　2．配置安全 　　保护Spartan-3器件不加载未知配置的最简单方法是硬连接模式引脚，只允许Fash

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：84992
    • 提供者：weixin_38660624

  1. EDA/PLD中的赛灵思推出低功耗FPGA和CPLD解决方案

  2. 针对可编程器件设计中越来越严重的功率问题，为了满足客户不断增长的对电源管理的迫切需求，赛灵思公司展开了功率创新活动。该公司的所有开发计划都将电源管理作为设计准则来加以考虑，为客户提供全方位的电源解决方案，包括器件产品、设计工具和咨询服务等，力求保持低功耗技术的领先地位。　　赛灵思的电源管理技术包括：在电路设计中改变电路原理图；在架构上提供给用户可配置的降功耗/休眠模式；在器件结构中使用低速晶体管来“一次性”配置单元；在工艺上提供三个氧化层厚度选项来实现更低功耗单元的工艺选项；制造时调整工艺配置，

  3. 所属分类：其它

    • 发布日期：2020-11-21
    • 文件大小：59392
    • 提供者：weixin_38735541

  1. EDA/PLD中的QuickLogic最新FPGA具低功耗

  2. QuickLogic公司发布最新的FPGA产品——PolarPro系列。PolarPro器件具有费效比高、功耗超低等优点，并提供小型化封装，支持便携应用所必须的节能策略，同时保持了传统FPGA器件灵活配置和开发迅速的优势。 　　PolarPro系列独有的嵌入式电路同时满足了降低功耗与削减系统设计开销的需求。通过集成FPGA逻辑与嵌入式电路，PolarPro器件的电路实现了高速总线对总线接口、双端口SRAM模块以及共位异步FIFO控制器、高费效比DDR存贮器扩展以及时钟管理单元。PolarPr

  3. 所属分类：其它

    • 发布日期：2020-11-27
    • 文件大小：75776
    • 提供者：weixin_38739950

  1. EDA/PLD中的新型PLD器件融合了FPGA和CPLD的优势

  2. 传统上由高密度FPGA及CPLD电源管理设计">CPLD器件和低容量FPGA支持的应用现在有了一个新的选择，即Lattice半导体公司开发的MachXO系列逻辑器件，它具有更低成本和更多的性能。 　　Lattice利用一个基于查找表的逻辑结构的效率，并结合了高密度、非易失性闪速存储器和分布式静态存储器块的优势。其结果是，MachXO器件可将每个逻辑功能的成本削减一半。 　　MachXO系列能处理许多传统的FPGA和CPLD 应用，部分原因是其片上的分布式存储器、低功率休眠模式、以及透

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：89088
    • 提供者：weixin_38635323

  1. EDA/PLD中的FPGA的配置及接口电路

  2. 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。这些配置数据通过外部控制电路或微处理器加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置，在不掉电的情况下，这些逻辑结构将会始终被保持，从而完成用户编程所要实现的功能。 　　FPGA的配置方式分为主动式和被动式，数据宽度有8位并行方式和串行方式两种。在主动模式下，FPGA在上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射；而

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：83968
    • 提供者：weixin_38690545