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  1. EDA/PLD中的FPGA 时序收敛

  2. 您编写的代码是不是虽然在仿真器中表现正常，但是在现场却断断续续出错？要不然就是有可能在您使用更高版本的工具链进行编译时，它开始出错。您检查自己的测试平台，并确认测试已经做到 100% 的完全覆盖，而且所有测试均未出现任何差错，但是问题仍然顽疾难除。 　　虽然设计人员极其重视编码和仿真，但是他们对芯片在 FGPA 中的内部操作却知之甚少，这是情有可原的。因此，不正确的逻辑综合和时序问题（而非逻辑错误）成为大多数逻辑故障的根源。 　　但是，只要设计人员措施得当，就能轻松编写出能够创建可预测、可靠

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：113664
    • 提供者：weixin_38502722

  1. EDA/PLD中的基于FPGA的高精度PWM发生器设计与实现

  2. 摘要：本文介绍了基于 FPGA的高精度 PWM发生器的设计方法和流程。本课题采用了自行设计的高速时序比较器，并对 RTL级电路进行逻辑层优化和布局指导优化，最终实现了 200MHz的时序收敛。整体设计通过了布局布线后仿真验证。本设计成功的应用到了一个电机控制器内部，实践表明本课题所提出的高精度 PWM发生器设计方案是合理、有效的。 　　1.引言 　　脉宽调制技术（ Pulse Width Modulation, PWM）起源很早，随着科学技术的发展，广泛应用在电力、电子、微型计算机、自动控制

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：228352
    • 提供者：weixin_38677936

  1. EDA/PLD中的赛灵思面向最新VIRTEX-5 LXT平台推出完整的逻辑设计解决方案

  2. 赛灵思公司(Xilinx, Inc.)宣布面向最新VIRTEX-5 LXT FPGA平台推出完整的逻辑设计解决方案，包含升级版集成软件环境(ISE)设计工具。Virtex-5 LXT FPGA平台是业内第一款提供硬代码PCI Express端点和三重模式以太网媒体访问控制器(MAC)模快的FPGA。ISE 8.2i提供独特的集成时序收敛环境和生产力增强功能，使用户充分领略到Virtex-5 LXT家族在连接性、性能和功率方面的优势。升级后的工具包括 ISE Foundation的8.2i版本最新

  3. 所属分类：其它

    • 发布日期：2020-11-28
    • 文件大小：62464
    • 提供者：weixin_38690017

  1. EDA/PLD中的Actel Libero集成设计环境IDE6.2

  2. Actel公司宣布推出最新的Libero集成设计环境 (IDE) 6.2 版本，集成了最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列 (FPGA) 设计人员在质量、效率和功能方面获得最好的效果。与Libero 6.2 一同推出的还有Actel全新SmartTime静态时序分析环境，能够协助客户分析和管理时序，进行高级的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。 在这个Libero版本中，Actel和Mentor进一步合作，把Mentor Gra

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：62464
    • 提供者：weixin_38711369

  1. EDA/PLD中的提供更快时序的Xilinx ISE 8li

  2. 赛灵思公司 (Xilinx) 今天宣布推出集成软件环境 (ISE) 设计工具套件8.1i 版，新版本增加了新的 ISE Fmax 技术，具有增强的物理综合能力，可提高 Virtex-4 和 Spartan-3 架构的性能和时序收敛特性。通过使用 ISE 8.1i 软件，设计者可将性能提升至比以前ISE 版本平均高出10% 到 37%，与相比，并将使用 Virtex-4 FPGA的性能提升至最高可超出竞争解决方案的70%。ISE 8.1i 还对其业界唯一的局部重配置技术进行了增强，可实现更低的成本

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：62464
    • 提供者：weixin_38655347

  1. EDA/PLD中的使用基于图形的物理综合加快FPGA设计时序收敛

  2. 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法,如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而,这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。         最终的结果是,所有的三种传统 FPGA 综合方法需要

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：165888
    • 提供者：weixin_38594252

  1. EDA/PLD中的Altera高密度FPGA设计软件

  2. Altera近日推出Quartus II 5.0设计软件，显现出FPGA业首个增量编译特性。其提高了70％设计编译时间，使得应用Quartus II 5.0设计高密Stratix II的工程师能够便捷快速的完成设计编译。该版本软件的发行也有益于时序收敛、系统整合、外部处理器、I/O管脚设计等领域。  　　2004年，Quartus II软件技术领导地位的确立来源于其带来了70％商业增长。FPGA与可编程逻辑器期刊授予了Quartus II软件“Reader’s Chioce”荣誉。与使用IS

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：53248
    • 提供者：weixin_38677044