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  1. EDA/PLD中的FPGA时钟设计

  2. 摘要： 在FPGA 设计中， 为了成功地操作， 可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压下将导致错误的行为。在设计PLD/ FPGA 时通常采用如下四种类型时钟： 全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统包括上述四种时钟类型的任意组合。 　　对于一个设计项目来说， 全局时钟是最简单和最可预测的时钟。在PLD/ FPGA 设计中最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：351232
    • 提供者：weixin_38729336

  1. EDA/PLD中的基于FPGA设计跨时钟域的同步策略

  2. 1 引言 　　基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 　　2 异步设计中的亚稳态 　　触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立（setup）和保持（hold）时间。对于使用上升沿触

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：175104
    • 提供者：weixin_38656364

  1. EDA/PLD中的FPGA的四大设计要点解析

  2. 本文叙述概括了FPGA应用设计中的要点，包括，时钟树、FSM、latch、逻辑仿真四个部分。     FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。     早期的FPGA相对比较简单，所有的功能单元仅仅由管脚、内部buffer、LE、RAM构建而成，LE由LUT（查找表）和D触发器构成，RAM也往往容量非常小。     现在的FPGA不仅包含以前的LE,RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：103424
    • 提供者：weixin_38689041

  1. EDA/PLD中的FPGA四大设计要点解析及应用方案集锦

  2. 本文叙述概括了FPGA应用设计中的要点，包括，时钟树、FSM、latch、逻辑仿真四个部分。     FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的FPGA相对比较简单，所有的功能单元仅仅由管脚、内部buffer、LE、RAM构建而成，LE由LUT（查找表）和D触发器构成，RAM也往往容量非常小。现在的FPGA不仅包含以前的LE，RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：689152
    • 提供者：weixin_38614417

  1. EDA/PLD中的基于CPLD／FPGA的CMI编码设计与实现

  2. 0 引言 　　CMI码是传号反转码的简称，它是一种应用于PCM四次群和光纤传输系统中的常用线路码型，具有码变换设备简单、有较多的电平跃变，含有丰富的定时信息，便于时钟提取，有一定的纠错能力等优点。 　　在高次脉冲编码调制终端设备中广泛应用作接口码型，在速率低于8 448 Kb／s的光纤数字传输系统中也被建议作为线路传输码型。 　　本文针对光纤通信传输码型的要求和CMI码的编码原理，介绍了一种以EPM系列7064芯片为硬件平台，以Max+PlusⅡ为软件平台，以VHDL为开发工具，适合于CP

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：143360
    • 提供者：weixin_38646634

  1. EDA/PLD中的一种基于FPGA的VGA图象信号发生器设计

  2. 1、引言 　　VGA（视频图形阵列）作为一种标准的显示接口在视频和计算机领域得到了广泛的应用。VGA图像信号发生器是电视台、电视机生产企业、电视维修人员常用的仪器，其主要功能就是产生标准的图像测试信号。 　　VGA图像信号发生器的设计涉及到图像数据的处理，对电路的工作速度和性能要求较高，VGA工业标准要求的时钟频率高达25MHz,使用传统的电子电路设计方法是难以实现的。采用专用的视频处理芯片，其设计技术难度大、开发成本高。本文采用FPGA＋MCU方案，利用了Cyclone系列的FPGA高达上

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：222208
    • 提供者：weixin_38605133

  1. EDA/PLD中的基于FPGA 的多时钟片上网络设计

  2. 在FPGA 上设计一个高性能、灵活的、面积小的通信体系结构是一项巨大的挑战。大多数基于FPGA 的片上网络都是运行在一个单一时钟下。随着FPGA 技术的发展，Xilinx 公司推出了Virtex-4 平台。该平台支持同一时间内32 个时钟运行，也就是说每个片上网络的内核可以在一个独立的时钟下运行， 从而使每个路由器和IP 核都运行在最佳频率上。因此适用于设计多时钟片上网络，实现高性能分组交换片上网络。 　　1 多时钟片上网络架构的分析 　　片上网络结构包含了拓扑结构、流量控制、路由、缓冲以及

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：154624
    • 提供者：weixin_38589150

  1. EDA/PLD中的FPGA全局时钟资源相关原语及使用

  2. FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。 　　与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：67584
    • 提供者：weixin_38596093

  1. EDA/PLD中的基于FPGA 的低成本长距离高速传输系统的设计与实现

  2. 摘要：为解决目前高速信号处理中的数据传输速度瓶颈以及传输距离的问题，设计并实现了一种基于FPGA 的高速数据传输系统，本系统借助Altera Cyclone III FPGA 的LVDS I/O 通道产生LVDS 信号，稳定地完成了数据的高速、远距离传输。系统所需的8B/10B 编解码、数据时钟恢复(CDR)、串/并行转换电路、误码率计算模块均在FPGA 内利用VHDL 语言设计实现，大大降低了系统互联的复杂度和成本，提高了系统集成度和稳定性。 　　0、引言 　　在地质勘探、工业环境监测、大

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：498688
    • 提供者：weixin_38734008

  1. EDA/PLD中的基于FPGA的VGA图象信号发生器设计

  2. 1、引言 　　VGA（视频图形阵列）作为一种标准的显示接口在视频和计算机领域得到了广泛的应用。VGA图像信号发生器是电视台、电视机生产企业、电视维修人员常用的仪器，其主要功能就是产生标准的图像测试信号。 　　VGA图像信号发生器的设计涉及到图像数据的处理，对电路的工作速度和性能要求较高，VGA工业标准要求的时钟频率高达25MHz,使用传统的电子电路设计方法是难以实现的。采用专用的视频处理芯片，其设计技术难度大、开发成本高。本文采用FPGA＋MCU方案，利用了Cyclone系列的FPGA高达上

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：222208
    • 提供者：weixin_38605188

  1. EDA/PLD中的基于FPGA的高精度时间数字转换电路设计

  2. 摘要：本文介绍一种基于 FPGA高精度时间数字转换电路的设计方法，利用片内锁相环（PLL）和环形移位寄存器，采用不高的系统时钟便可得到很高的时间分辨率，且占用较少逻辑资源。可作为功能电路独立使用，也可作为 IP核方便地移植到其他片上系统（SOC）中。在 Altera公司的 Stratix和 Cyclone系列芯片上实现时，时间分辨率昀高可达 3.3ns。时序仿真和硬件测试表明该方法的可行性和准确性。 　　1．引言 　　时间数字转换电路 TDC (Time to Digital Convert

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：173056
    • 提供者：weixin_38666823

  1. EDA/PLD中的FPGA异步FIFO设计中的问题与解决办法

  2. 随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO 芯片更能提高系统的稳定性。 　　1 FIFO的基本结构和工作原理

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：254976
    • 提供者：weixin_38636983

  1. EDA/PLD中的基于FPGA的高速时钟数据恢复电路的实现

  2. 0 引言 　　时钟数据恢复电路是高速收发器的核心模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制核心。但利用中

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：249856
    • 提供者：weixin_38737283

  1. EDA/PLD中的基于现场可编程门阵列的数控延时器的设计

  2. 摘要：给出一种基于现场可编程门阵列(FPGA)的数控延时器的设计方法。首先详细介绍使用计数器的串联实现可控延时的方法，接着讨论不同延时范围下该数控延时器的改进方案，最后分析延时误差及延时精确度。延时器的外部接口仿照AD9501设计。 　　l 引言 　　利用硬件描述语言结合可编程逻辑器件(PLD)可以极大地方便数字集成电路的设计，本文介绍一种利用VHDL硬件描述语言结合现场可编程门阵列(FPGA)设计的数控延时器，延时器在时钟clk的作用下，从8位数据线输入延时量，到LATCH高电平时锁存数据

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：278528
    • 提供者：weixin_38731979

  1. EDA/PLD中的FPGA的时钟频率同步设计

  2. 引 言 　　网络化运动控制是未来运动控制的发展趋势，随着高速加工技术的发展，对网络节点间的时间同步精度提出了更高的要求。如造纸机械，运行速度为1 500～1 800m／min，同步运行的电机之间1μs的时间同步误差将造成30 μm的运动误差。高速加工中心中加工速度为120 m／min时，伺服电机之间1μs的时间同步误差，将造成2 μm的加工误差，影响了加工精度的提高。 　　分布式网络中节点的时钟通常是采用晶振+计数器的方式来实现，由于晶振本身的精度以及稳定性问题，造成了时间运行的误差。时钟同

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：169984
    • 提供者：weixin_38550834

  1. EDA/PLD中的FPGA芯片在高速数据采集缓存系统中的应用

  2. 引言 　　在高速数据采集方面，FPGA有单片机和DSP无法比拟的优势。FPGA的时钟频率高，内部时延小，全部控制逻辑都可由硬件完成，而且速度快，组成形式灵活，并可以集成外围控制、译码和接口电路。更最主要的是，FPGA可以采用IP内核技术，以通过继承、共享或购买所需的知识产权内核提高其开发进度。而利用EDA工具进行设计、综合和验证，则可加速设计过程，降低开发风险，缩短了开发周期，效率高而且更能适应市场。本数据采集系统就是基于FPGA技术设计的多路模拟量、数字量采集与处理系统。FPGA的IO端口多

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：210944
    • 提供者：weixin_38672812

  1. EDA/PLD中的FPGA设计的SPI自动发送模块技术

  2. 一、摘要： 　　SPI 接口应用十分广泛，在很多情况下，人们会用软件模拟的方法来产生SPI 时序或是采用带SPI 功能模块的MCU。但随着可编程逻辑技术的发展，人们往往需要自己设计简单的SPI 发送模块。本文介绍一种基于FPGA 的将并行数据以SPI 串行方式自动发送出去的方法。 　　二、关键字： 　　VHDL、FPGA、SPI、串行数据输出选择模块、移位脉冲产生模块、SPI 时钟采集信号和无相移的SPI 基准时钟产生模块、SPI 时钟输出选择模块、8bit SPI 时钟采集生成模块、16

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：209920
    • 提供者：weixin_38552083

  1. EDA/PLD中的评估逻辑设计的工作速度

  2. 当采用查找表结构FPGA进行设计时，设计者关心的另一个问题是所设计电路的工作速度和性能估计。尽管综合工具可以对设计进行优化处理，并尽可能地提高设计的性能，但综合工具的优化算法与设计者的参数设置有关。笔者以为速度是设计出来的，而后面的工具只能够起到辅助的作用。以下是一些可有效改善逻辑设计性能的策峄。 　　如下图所示。 　　图 Fmax的计算 　　例如，假定器件的时钟频率要求达到50 MHz，那么周期应为20 ns。假设： 　　tCO十fSU＝InS 　　允许的各级组合逻辑延时和线延时

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：49152
    • 提供者：weixin_38606404

  1. EDA/PLD中的多时钟域数据传递的FPGA实现

  2. 随着EDA技术的发展，由于其在电子系统设计领域中的明显优势，FPGA已经在许多方面得到了广泛应用，特别是在无线通信领域，FPGA以其极强的实时性，指令软件编程的极大灵活性赢得了巨大的市场。本文采用FPGA来设计一款广泛应用于计算机、Modem、数据终端以及许多其他数字设备之间的数据传输的专用异步并行通信接口芯片，实现了某一时钟域(如66 MHz)的8位并行数据到另一低时钟域(如40 MHz)16位并行数据的异步转换，并且客户可以根据自己的要求进行数据定义。完成数据在不同时钟域间的正确传递的同时防

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：102400
    • 提供者：weixin_38625192

  1. EDA/PLD中的FPGA与DDR3 SDRAM的接口设计

  2. DDR3 SDRAM内存的总线速率达到600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗工作电压，采用90nm制程达到2Gbits的高密度。这个架构毫无疑问更快、更大，每比特的功耗也更低，但是如何实现FPGA和DDR3 SDRAM DIMM条的接口设计呢？　　　　关键字：均衡（leveling）　　如果FPGA I/O结构中没有包含均衡功能，那么它与DDR3的连接将会很复杂，需要有很多外围器件包括延迟线及相关控制。均衡的定义和重要性　　为了提高高速电路的

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：65536
    • 提供者：weixin_38626192
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