y 基本逻辑门，例如and 、or 和nand 等都内置在语言中。y 开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中。y 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化 结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。y Verilog HDL 中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。y 能够描述层次设计，可使用模块实例结构描述任何

Verilog HDL中提供下列内置基本门：　　1) 多输入门：and, nand,or, nor,xor,xnor　　2) 多输出门：buf, not　　3) 三态门：bufif0, bufif1, notif0,notif1　　4) 上拉、下拉电阻：pullup, pulldown　　5) MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos　　6) 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1