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  1. EDA/PLD中的基于CPLD的RS-232串口通信实现

  2. 摘要：为了实现PC机与CPLD的通信，进行了相应的研究。分析了RS-232C通信协议，自定义了数据包传输格式。根据UART模块工作状态多的特点，应用了有限状态机理论进行编程实现。为降低误码率，应用16倍频技术，实现了波特率为9 600 bit/s的串口通信。在Quartus II平台上用VerilogHDL进行编程，并通过了VC编写程序的数据传输的验证。研究成果为工程上PC机与嵌入式系统数据传输的问题提供了一种解决方法。 　　CPLD（Complex Programable Logic Dev

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：437248
    • 提供者：weixin_38699302

  1. EDA/PLD中的FPGA芯片在高速数据采集缓存系统中的应用

  2. 引言 　　在高速数据采集方面，FPGA有单片机和DSP无法比拟的优势。FPGA的时钟频率高，内部时延小，全部控制逻辑都可由硬件完成，而且速度快，组成形式灵活，并可以集成外围控制、译码和接口电路。更最主要的是，FPGA可以采用IP内核技术，以通过继承、共享或购买所需的知识产权内核提高其开发进度。而利用EDA工具进行设计、综合和验证，则可加速设计过程，降低开发风险，缩短了开发周期，效率高而且更能适应市场。本数据采集系统就是基于FPGA技术设计的多路模拟量、数字量采集与处理系统。FPGA的IO端口多

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：210944
    • 提供者：weixin_38672812

  1. EDA/PLD中的Verilog HDL时延

  2. 信号在电路中传输会有传播延时等，如线延时、器件延时。时延就是对延时特性的HDL描 述。举例如下：assign # 2 B = A； 表示 B信号在2个时间单位后得到A信号的值。如下图： A： B： 2 图3 在Verilog HDL 中，所有时延都必须根据时间单位进行定义，定义方式为在文件头添加如下语句： `timescale 1ns /100ps 其中’timescale 是Verilog HDL 提供的预编译处理命令， 1ns 表示时间单位是1ns ，100ps表示时间精度是100ps

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：29696
    • 提供者：weixin_38634610

  1. EDA/PLD中的Verilog HDL门时延

  2. 可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例语句中定义。带有时延定义的门实例语句的语法如下：gate_type [delay][instance_name](terminal_list);时延规定了门时延，即从门的任意输入到输出的传输时延。当没有强调门时延时，缺省的时延值为0。　　门时延由三类时延值组成：　　1) 上升时延　　2) 下降时延　　3) 截止时延　　门时延定义可以包含0个、1个、2个或3个时延值。下表为不同个数时延值说明条件下，各种具体的时延取值情形。

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：48128
    • 提供者：weixin_38687277

  1. EDA/PLD中的Verilog HDL参数描述及举例

  2. 参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明形式如下：parameter param1 = const_expr1, param2 = const_expr2, . . . ,paramN = const_exprN;下面为具体实例：parameter LINELENGTH = 132, ALL_X_S = 16'bx;parameter BIT = 1, BYTE = 8, PI = 3.14;parameter STROBE_DELAY = (

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：27648
    • 提供者：weixin_38627234

  1. EDA/PLD中的Verilog HDL简介

  2. Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。　　Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：39936
    • 提供者：weixin_38507121

  1. EDA/PLD中的Verilog HDL的时延

  2. Verilog HDL模型中的所有时延都根据时间单位定义。 下面是带时延的连续赋值语句实例。　　assign #2 Sum = A ^ B;#2指2个时间单位。　　使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义，如下所示:　　` timescale 1ns /100ps此语句说明时延时间单位为1ns并且时间精度为100ps (时间精度是指所有的时延必须被限定在0.1ns内)。 如果此编译器指令所在的模块包含上面的连续赋值语句, #2 代表2ns。　　如果没有这样的编译

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：27648
    • 提供者：weixin_38584642

  1. EDA/PLD中的Verilog HDL数据流描述方式

  2. 用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值语句中，某个值被指派给线网变量。 连续赋值语句的语法为:assign [delay] LHS_net = RHS_ expression;右边表达式使用的操作数无论何时发生变化, 右边表达式都重新计算, 并且在指定的时延后变化值被赋予左边表达式的线网变量。时延定义了右边表达式操作数变化与赋值给左边表达式之间的持续时间。如果没有定义时延值, 缺省时延为0。下面的例子显示了使用数据流描述方式对2-4解码器电路的建模的实例模型

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：43008
    • 提供者：weixin_38632488