在数字电路设计中，数字电路可简单归纳为两种要素：线和器件。线是器件管脚之间的物理连线；器件也可简单归纳为组合逻辑器件（如与或非门等）和时序逻辑器件（如寄存器、锁存器、RAM等）。一个数字系统（硬件）就是多个器件通过一定的连线关系组合在一块的。因此，Verilog HDL 的建模实际上就是如何使用HDL语言对数字电路的两种基本要素的特性及相互之间的关系进行描述的过程。 下面通过一些实例，以便对Verilog HDL 的设计建模有个大概的印象。 3.1 模块模块（module ）是Verilog 的

模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型（即wire 类型）。输出或输入输出端口能够被重新声明为reg 型。无论是在线网说明还是寄存器说明中，线网或寄存器必须与端口说明中指定的长度相同。下面是一些端口说明实例。 module Micro (PC, Instr, NextAddr );/ / 端口说明input [3:1] PC;output [1:8] Instr;inout [16:1] NextAddr; / /重新说明端口类型：wire [16:1] Next

5.3 实例化语句1. 例化语法一个模块能够在另外一个模块中被引用，这样就建立了描述的层次。模块实例化语句形式如下： module_name instance_name(port_associations) ; 信号端口可以通过位置或名称关联；但是关联方式不能够混合使用。端口关联形式如下：port_expr / / 通过位置。.PortName (port_expr) / / 通过名称。例[1]：....module and （C，A，B）； input A，B；output C； ... an