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搜索资源列表

  1. EDA技术分频器程序设计

  2. ⑴使用EDA实验箱上的2Hz脉冲，进行2分频（占空比为1：2），通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED（发光二极管）的亮灭时间来验证是否符合设计要求。 ⑵使用EDA实验箱上的10Hz脉冲，进行10分频（占空比为1：2），通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。 ⑶使用EDA实验箱上的5Hz脉冲，进行5分频（占空比为2：5），通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。

  3. 所属分类：嵌入式

    • 发布日期：2009-05-25
    • 文件大小：832512
    • 提供者：s617015380

  1. EDA数字分频器 EDA的分频设计

  2. EDA的分频设计 1. 四位十进制数字频率计； 2. 测量范围：1Hz～10kHz； 3. 显示时间不少于1S； 4. 具有记忆显示的功能，即在测量过程中不刷新数据，等结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束。

  3. 所属分类：专业指导

    • 发布日期：2009-05-29
    • 文件大小：220160
    • 提供者：ZXBzhangxiaobo

  1. EDA设计数控分频器

  2. 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，附录5-1的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与计数溢出位加载输入信号相接即可。

  3. 所属分类：专业指导

    • 发布日期：2010-01-12
    • 文件大小：21504
    • 提供者：zjp649527

  1. eda-分频器的程序

  2. 自己改改里边两个数据，就可以做出任意分频的实体了

  3. 所属分类：专业指导

    • 发布日期：2010-06-17
    • 文件大小：178176
    • 提供者：jiuwenlong0001

  1. EDA分频器的 程 序

  2. 分频是EDA中常见的程序，对初学者可以看懂，也容易掌握。

  3. 所属分类：专业指导

    • 发布日期：2010-11-24
    • 文件大小：1024
    • 提供者：shanscc

  1. 基于EDA技术的数控分频器设计.pdf

  2. 基于EDA技术的数控分频器设计.pdf

  3. 所属分类：专业指导

    • 发布日期：2011-01-01
    • 文件大小：206848
    • 提供者：shine0048

  1. EDA分频实验

  2. 是EDA的一个用数码管显示分频结果的一个实验

  3. 所属分类：其它

    • 发布日期：2011-11-10
    • 文件大小：386048
    • 提供者：westlife1990

  1. vhdl分频技术

  2. eda技术，vhdl语言的各种分频情况，包括小数分频，空占比。

  3. 所属分类：硬件开发

    • 发布日期：2012-04-23
    • 文件大小：421888
    • 提供者：guntherlove

  1. EDA N分频代码

  2. EDA N分频代码，对输入信号进行N分频

  3. 所属分类：嵌入式

    • 发布日期：2012-05-25
    • 文件大小：440
    • 提供者：money0010

  1. 基于EDA 数控分频器的设计

  2. 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，附录5-1的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。

  3. 所属分类：硬件开发

    • 发布日期：2012-06-02
    • 文件大小：55296
    • 提供者：mfs1184396251

  1. EDA 任意整数分频分频器

  2. 非常经典的一款分频程序，绝对实用 功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。 其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH) 若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 若分频系数为偶数，则输出时钟占空比为50%； 若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 频系数（当输入为50%时，输出也是50%）。

  3. 所属分类：硬件开发

    • 发布日期：2013-08-14
    • 文件大小：2048
    • 提供者：sysk_msk_by

  1. 基于FPGA的通用可控分频器的设计

  2. 所有资源已经打包上传，很好的学习资料。 基于FPGA的分频器设计 1）系统时钟1MHz； 2）要求能产生2分频～16分频信号，分频系数步进值为1； 3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号； 4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1； 5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”

  3. 所属分类：专业指导

    • 发布日期：2014-01-10
    • 文件大小：2097152
    • 提供者：seaeastlee

  1. EDA分频器分频可调

  2. VHDL语言，用于EDA分频，产生频率可调的时钟信号

  3. 所属分类：其它

    • 发布日期：2014-11-06
    • 文件大小：2048
    • 提供者：u012552105

  1. EDA60进制分频器

  2. 建议quartus 9.1版本使用，频率分频器，60进制，包含进位信号

  3. 所属分类：嵌入式

    • 发布日期：2016-01-05
    • 文件大小：186368
    • 提供者：qq_23687607

  1. EDA/PLD中的应用于倍频电路的预置可逆分频器设计

  2. 摘要：首先分析了应用于倍频电路的预置可逆分频器的工作原理，推导了触发器的驱动函数。 　　并建立了基于simulink 和FPGA 的分频器模型，实验结果表明分频器可以实现预置模和可逆分频功能，满足倍频电路需要。 　　1. 前言 　　锁相环是倍频电路的主要实现方式，直接决定倍频的成败。传统的锁相环各个部件都是由模拟电路实现的，随着数字技术的发展，全数字锁相环逐步发展起来，全数字锁相环的环路部件全部数字化，通常由数字鉴相器、数字环路滤波器、压控振荡器以及分频器组成，全数字锁相环中的分频器要求模

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：620544
    • 提供者：weixin_38705640

  1. 基于Verilog设计七分频等奇数分频程序

  2. 基于Verilog设计七分频等奇数分频程序，EDA课程作业和考试基本用到，可以学习Verilog其他的分频程序

  3. 所属分类：硬件开发

    • 发布日期：2020-10-26
    • 文件大小：343040
    • 提供者：qq_44757503

  1. EDA/PLD中的基于FPGA的脉冲分频技术研究

  2. 摘要:为了对运动控制系统中的脉冲进行精确控制以减少累计误差,需要对脉冲进行分、倍频和合成处理。介绍了通用的各种形式分频器的实现方法,给出了在Altera公司的Cyclone II系列EP2C8Q208C8型号FPGA芯片上实现的电路原理图和测试结果,验证了设计的正确性和可行性。由于设计采用了参数化的方法,因此具有广泛的应用价值。 　　1　概述 　　运动控制系统中经常需要各轴同步联动,采用电子齿轮技术能很好的解决精确控制问题和消除误差,因此具有广泛的应用前景。电子齿轮控制技术:简单的说就是把运

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：60416
    • 提供者：weixin_38616505

  1. EDA/PLD中的CoolRunner-II器件的使用时钟分频器

  2. CoolRunner-II器件在XC2C128(128个宏单元)以上的器件内嵌入了一个时钟分频器模块，该模块具有两个控制输入脚，即GCK2(全局时钟输入脚)和CDRST(外部同步复位脚)；两个延迟控制位用于设置当复位信号撤销后，是否需要延迟后输出分频信号。时钟分频系数η为2、 4、 6、 8、 10、 12、 14和16。　　ISE 10设计工具中的XST综合工具可以自动地推论以下分频模块库。　　（1）CLK_DIVn：不带复位和延迟控制的分频器（η为2、4、6、8、10、12、14和16）。　

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：30720
    • 提供者：weixin_38659812

  1. EDA/PLD中的EDA典型单元电路的分频电路的设计

  2. 在基于EDA技术的数字电路系统设计中，分频电路应用得十分广泛，常常使用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号，经过适当的处理后，产生一个或数个频率较低的数字输出信号。分频电路本质上是加法计数器的变种，其计数值由分频常数N=fin/fout决定，其输出不是一般计数器的计数结果，而是根据分频常数对输出信号的高、低电平进行控制。 　　【例1】设计一个将1 kHz的方波信号变为正、负周不等的50 Hz信号的分频电路的VHDL程序，并使用MA

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：546816
    • 提供者：weixin_38564718

  1. EDA/PLD中的基于CPLD/FPGA的半整数分频器的设计

  2. 摘要：简要介绍了CPLD/FPGA器件的特点和应用范围，并以分频比为2.5的半整数分频器的设计为例，介绍了在MAX+plus II开发软件下，利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。     关键词：VHDL CPLD/FPGA 数字逻辑电路设计 半整数分频器 1 引言 CPLD（Complex programmable Logic Device，复杂可编程逻辑器件）和FPGA（Field programmable Gates Array，现场可编程门

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：97280
    • 提供者：weixin_38576045
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