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搜索资源列表

  1. 基于FPGA的数字通信位同步设计

  2. 基于FPGA的数字通信位同步设计例题,有详细的代码.

  3. 所属分类：硬件开发

    • 发布日期：2009-09-02
    • 文件大小：1048576
    • 提供者：wangyong008

  1. 基于FPGA的新型位同步时钟提取方案的设计

  2. 基于FPGA的新型位同步时钟提取方案的设计

  3. 所属分类：硬件开发

    • 发布日期：2011-09-14
    • 文件大小：171008
    • 提供者：adangxun

  1. 基于fpga的ppm位同步verilog代码

  2. 基于fpga的ppm位同步verilog代码 采用锁相环同步 分为4部分，清晰明了，高频时钟为8倍频

  3. 所属分类：其它

    • 发布日期：2011-12-07
    • 文件大小：3072
    • 提供者：assassin51

  1. 基于FPGA快速位同步的实现

  2. 用FPGA实现的改进型位同步解决方案，同步时间快，内含核心部分verilog代码，很有参考意义。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-15
    • 文件大小：311296
    • 提供者：hhwwhhww

  1. BASYS2 board实现位同步提取

  2. BASYS2 board,FPGA，实现M12序列的生成并加在低频二进制信号上（输入信号），之后实现了位同步提取。

  3. 所属分类：专业指导

    • 发布日期：2013-06-05
    • 文件大小：137216
    • 提供者：u010928860

  1. 位同步提取程序（vhdl）

  2. 使用VHDL编写的基于CPLD的位同步提取程序（类似CDR)

  3. 所属分类：硬件开发

    • 发布日期：2014-05-19
    • 文件大小：2048
    • 提供者：tb_tiger

  1. FPGA实现的位同步电路

  2. 用FPGA实现的位同步电路设计，是CAJ文档，有基本的设计思想可以参考

  3. 所属分类：硬件开发

    • 发布日期：2015-09-22
    • 文件大小：162816
    • 提供者：kakarote012

  1. 一种快速位同步时钟提取方案及实现

  2. 本文比较了两种常用位同步提取电路的优缺点,在此基础上提出了一种基于CPLD/FPGA、用于数字通信系统的新型快速位同步方案。此方案借助Altera的设计工具设计了位同步提取电路,并利用FPGA予以实现,同时给出了该电路的仿真试验波形图。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：92160
    • 提供者：weixin_38729336

  1. 基于FPGA+DDS的位同步时钟恢复设计与实现

  2. 针对目前常用位同步时钟恢复电路即超前-滞后型锁相环和1位同步器两种方法的不足之处，提出了一种使用DDS原理实现的快速时钟恢复方案。该方案采用DDS技术作为高精度任意分频单元，并在此基础上结合两种方法的优点，完成了位同步时钟恢复的改进设计。该方法适用频率范围宽，同步速度快，同步精度高，能够有效地降低频差的影响。给出了方案设计原理及实现方法，使用FPGA完成设计并对其性能做了分析及仿真、测试。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：319488
    • 提供者：weixin_38595243

  1. 基于FPGA的锁相环位同步提取电路设计

  2. 同步是通信系统中一个重要的问题。在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：103424
    • 提供者：weixin_38613173

  1. EDA/PLD中的基于FPGA的通用位同步器设计方案（一）

  2. 摘要本文提出了一种基于FPGA的通用位同步器设计方案。方案中的同步器是采用改进后的Gardner算法结构，其中，内插滤波器采用系数实时计算的Farrow结构，定时误差检测采用独立于载波相位偏差的GA-TED算法，内部控制器和环路滤波器的参数可由外部控制器设置，因而可以适应较宽速率范围内的基带码元。 　　本文主要是先阐述传统Gardner算法的原理，然后给出改进后的设计和FPGA实现方法，最后对结果进行仿真和分析，证明该设计方案的正确、可行性。 　　0 引言 　　数字通信中，位同步性能直接影

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：184320
    • 提供者：weixin_38713996

  1. 基于FPGA的提取位同步时钟DPLL设计

  2. 在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。位同步的目的是使每个码元得到最佳的解调和判决。位同步可以分为外同步法和自同步法两大类。一般而言，自同步法应用较多。外同步法需要另外专门传输位同步信息。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：964608
    • 提供者：weixin_38706951

  1. 一种基于FPGA的锁相环位同步提取电路设计

  2. 在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成，具有功耗大，可靠性低的缺点。用FPGA设计电路具有很高的灵活性和可靠性，可以提高集成度和设计速度，增强系统的整体性能。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：105472
    • 提供者：weixin_38613681

  1. EDA/PLD中的基于FPGA的提取位同步时钟DPLL设计

  2. 在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。位同步的目的是使每个码元得到最佳的解调和判决。位同步可以分为外同步法和自同步法两大类。一般而言，自同步法应用较多。外同步法需要另外专门传输位同步信息。自同步法则是从信号码元中提取其包含的位同步信息。自同步法又可以分为两种，即开环同步法和闭环同步法。开环法采用对输入码元做某种变换的方法提取位同步

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：391168
    • 提供者：weixin_38632916

  1. EDA/PLD中的一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：171008
    • 提供者：weixin_38722164

  1. EDA/PLD中的基于FPGA的锁相环位同步提取电路设计

  2. 基于FPGA的锁相环位同步提取电路设计 浙江工业大学之江学院 周云水 概述 同步是通信系统中一个重要的问题。在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。 一般的位同步电路大多采

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：61440
    • 提供者：weixin_38631049

  1. 一种降抖动的位同步环路设计与实现

  2. 针对通信系统中位定时环路自噪声过大的问题，改进了传统Gardner位同步环路，采用改进型Gardner算法与PSO算法优化的预滤波器相结合的方式，从定时误差检测和波形预处理两方面有效抑制了环路的定时误差抖动，提升了环路收敛速度。通过算法仿真，验证了该改进环路的正确性和有效性；通过FPGA验证，表明了该环路的可实现性和良好的工程应用价值。

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：1048576
    • 提供者：weixin_38692122

  1. 一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在C

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：214016
    • 提供者：weixin_38660359

  1. 基于FPGA的提取位同步时钟DPLL设计

  2. 在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。位同步的目的是使每个码元得到的解调和判决。位同步可以分为外同步法和自同步法两大类。一般而言，自同步法应用较多。外同步法需要另外专门传输位同步信息。自同步法则是从信号码元中提取其包含的位同步信息。自同步法又可以分为两种，即开环同步法和闭环同步法。开环法采用对输入码元做某种变换的方法提取位同步信息。

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：552960
    • 提供者：weixin_38680475

  1. 基于FPGA的通用位同步器设计方案（一）

  2. 摘要本文提出了一种基于FPGA的通用位同步器设计方案。方案中的同步器是采用改进后的Gardner算法结构，其中，内插滤波器采用系数实时计算的Farrow结构，定时误差检测采用独立于载波相位偏差的GA-TED算法，内部控制器和环路滤波器的参数可由外部控制器设置，因而可以适应较宽速率范围内的基带码元。 　　本文主要是先阐述传统Gardner算法的原理，然后给出改进后的设计和FPGA实现方法，对结果进行仿真和分析，证明该设计方案的正确、可行性。 　　0 引言 　　数字通信中，位同步性能直接影响接

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：178176
    • 提供者：weixin_38632624
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