本文在研究总线宏的结构基础上，采用FPGA Editor可视化的方法设计基于TBUF的总线宏，并通过FP-GA动态可重构实验验证了该方法的正确性。

目前，Xilinx公司提倡使用最新的EAPR(Early Access Partial Reconfiguration)方法实现FPGA动态局部可重构技术。该方法中用于可重构模块与其他模块之间通信的总线宏是基于Slice的，但这个方法只适用于Virtex-Ⅱ，Virtex-ⅡPro，Virtex-IV和Virtex-V等器件，对于Virtex，SpartanⅡ，SpartanⅢ等器件，只能使用基于TBUF的总线宏实现动态可重构技术，因此该文对基于TBUF的总线宏研究是有意义的。

引 言 　　FPGA动态局部可重构技术是指允许可重构的器件或系统的一部分进行重新配置，配置过程中其余部分的工作不受影响。动态局部可重构缩短了重构的时间，减少了系统重构的开销，提高了系统的运行效率。局部动态可重构技术中通常将系统划分为固定模块和可重构模块。可重构模块与其他模块之间的通信(包括可重构模块和固定模块之间、可重构模块和可重构模块之间)都是由总线宏实现的。 　　动态可重构技术在FPGA中的实现是Xilinx公司首先提出的，并且提供了相应的开发工具和开发流程。他们从Virtex系列器件开