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搜索资源列表

  1. Xilinx FPGA工程例子及源码(第二部分)

  2. 1024点FFT快速傅立叶变换.zip (511.44 KB) AD7266的Verilog驱动程序.zip (558.32 KB) BOOTLOADER (基于Platform Flash).rar (973.98 KB) ChipScope使用示例.zip (1.06 MB) DDR SDRAM控制器verilog代码.zip (475.63 KB) DDR SDRAM控制器参考设计VHDL代码.zip (990.35 KB) DDR2 Controller.zip (303.76 KB)

  3. 所属分类：硬件开发

    • 发布日期：2017-08-03
    • 文件大小：40894464
    • 提供者：zhm11253

  1. DE2-115 FPGA开发板 实验指导书配套实验 lab0.zip

  2. DE2-115 FPGA开发板 实验指导书配套的实验lab0，现成的实验报告，细致保姆式操作步骤说明，还有关键步骤结果的截图。（CSU的EDA实验作业）

  3. 所属分类：嵌入式

    • 发布日期：2020-04-30
    • 文件大小：4194304
    • 提供者：weixin_42596755

  1. FPGA-bluetooth-car-master.zip

  2. 设计了一个小车自动行驶控制系统.该系统以一个基于流水线结构CORDIC算法设计的双核FFT处理器为基础,实现语音信号的频谱分析,并通过提取MFCC语音特征,与模板库中数据指令进行对比,进而产生控制信号,最终由FPGA控制的无线通讯模块来实现对小车常用基本操作的语音控制.系统在DE2实验开发平台上进行下载测试,结果表明该系统可实时地完成对语音指令的响应,同时系统具有硬件结构简单、实时性好、可靠性高等特点,可广泛应用于语音识别控制领域.

  3. 所属分类：互联网

    • 发布日期：2020-04-28
    • 文件大小：8388608
    • 提供者：weixin_44441449

  1. 计算机组成-运算器实验.zip

  2. 这是计算机组成原理的课程实验，使用Xilinx Vivado进行编写，需要下载到FPGA开发板上运行，实验要求如下： 1.基本ALU运算器功能实现+、-、&、|、~； 2.扩展功能比较运算<； 3.扩展功能有符号加法； 4.输出状态判断是否为0、是否进位、是否溢出。 附上当时的实验报告以及代码。

  3. 所属分类：硬件开发

    • 发布日期：2020-04-11
    • 文件大小：4194304
    • 提供者：fuliag1014

  1. 8_pipeline_cpu.zip

  2. 可供借鉴和使用的CPU流水线8 包括源代码.v文件和工程所有文件 第一次分享资源所以只要很少的积分（意思意思） 可以供想学习FPGA或者在学数字逻辑、计算机组成原理和计算机系统结构的人学习 如果是做计算机系统实验也可以直接拿去用

  3. 所属分类：OS

    • 发布日期：2020-04-10
    • 文件大小：1048576
    • 提供者：qq_44650782

  1. ov7670_sdram_VGA_4x1.zip

  2. 本实验基本实现了FPGA视频采集，然后经过简单处理，将一份图像分成4分显示。

  3. 所属分类：互联网

    • 发布日期：2020-03-25
    • 文件大小：10485760
    • 提供者：weixin_45551189

  1. srio自回环设计.zip

  2. srio是面向嵌入式系统开发提出的高可靠、高性能、基于包交换的新一代高速互联技术，已于2004年被国际标准化组织(ISO)和国际电工协会(IEC)批准为ISO/IECDIS 18372标准。SRIO则是面向串行背板、DSP和相关串行数据平面连接应用的串行RapidIO接口。 fpga关于srio使用ip core仿真的自回环实验

  3. 所属分类：硬件开发

    • 发布日期：2020-03-15
    • 文件大小：136314880
    • 提供者：huangshanhu

  1. Key_FPGA.zip

  2. FPGA按键实验。实现四个按键控制对应的四个LED灯，内含工程文件和FPGA原理图。对应的博客地址为 https://blog.csdn.net/qq_34020487/article/details/104822891

  3. 所属分类：其它

    • 发布日期：2020-03-12
    • 文件大小：2097152
    • 提供者：qq_34020487

  1. custom_ip.zip

  2. Xilinx_ZYNQ7020_自定义IP开发文档（配套源码）。 本文档详细描述了基于Xilinx Zynq 7020 SOC的自定义IP的实现，并带领大家一步步完成自定义用户逻辑IP与Zynq ARM通过AXI-Lite通讯的实验。教程非常详细包括FPGA部分和SDK软件部分的开发，以及自定义驱动文件的创建和使用等。 ZYNQ芯片的PL部分也就是FPGA部分，定义了一个用户逻辑的IP，实现将两个输入的32bit的数据相加。自定义的用户逻辑IP中设计了4个寄存器，其中3个配置寄存器（可读、可

  3. 所属分类：硬件开发

    • 发布日期：2020-02-28
    • 文件大小：30408704
    • 提供者：weixin_43354598

  1. 华中科技大学 MIPS_CPU 实现了动态分支预测与FPGA上板 计算机组成原理课程设计 cpu实验--流水 logisim电路图 .zip

  2. 华中科技大学 MIPS_CPU 实现了动态分支预测与FPGA上板 计算机组成原理课程设计 cpu实验--流水 logisim电路图

  3. 所属分类：专业指导

    • 发布日期：2020-02-07
    • 文件大小：354304
    • 提供者：songzailu6482

  1. 基于FPGA的多功能时钟（verilog语言）.zip

  2. 基于FPGA的多功能时钟（verilog语言） 基于GX-SOC/SOPC专业级创新开发实验平台，实现以下功能 1 数字钟功能：可以显示时、分、秒。 2 调时功能：可以校正时间。 3 闹钟功能：能对设置的时间进行蜂鸣器提醒。 4 秒表功能：能对设置的时间进行倒计时。 5 日期设置功能：可以显示年月日并进行设置。

  3. 所属分类：硬件开发

    • 发布日期：2020-01-31
    • 文件大小：14680064
    • 提供者：qq_42816434

  1. PC在上位机往FPGA下发数据和接收uart.zip

  2. uart实现FPGA与pc之间通信的工程：在串口助手发下数据，FPGA接收串行数据并拼接成8位，在拼接好一个完整的数据后，往PC方回传，在串口助手界面可以观察到。传输速率选择9600波特。经实验验证是有效的。

  3. 所属分类：硬件开发

    • 发布日期：2020-01-13
    • 文件大小：2097152
    • 提供者：qq_42263273

  1. CyclicCodeFinal.zip

  2. 信息论与编码理论实验代码，基于Altera FPGA的（7，3）循环码的verilog实现。使用Quartus13.1开发。

  3. 所属分类：硬件开发

    • 发布日期：2019-06-28
    • 文件大小：3145728
    • 提供者：qq_37930244

  1. 硬禾学堂_用FPGA来学习数字电路原理与设计——课件+实验.zip

  2. 硬禾学堂 "用FPGA来学习数字电路原理与设计" 课程的讲义和实验步骤，都是PDF，还有quarter安装包资源。

  3. 所属分类：嵌入式

    • 发布日期：2020-06-05
    • 文件大小：28311552
    • 提供者：weixin_42023606

  1. 基于FPGA的60进制计数器.zip

  2. 基于FPGA的60进制计数器 实现功能： 基于FPGA的60进制计数器实验 部分代码： Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_ARITH.all; --//======================================= entity clkdiv is port(clk50M:IN STD_LOGIC;--时钟20MHZ c

  3. 所属分类：其它

    • 发布日期：2020-06-04
    • 文件大小：320512
    • 提供者：Xie_01

  1. 基于FPGA的时分秒实验.zip

  2. 基于FPGA的时分秒实验 实现如下功能： 六个数码管显示，如22:49:25 （Quartus II 7.0 ） 部分代码： Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; --//======================================= entity hourmins is port(clk1000:IN STD_LOGIC;--时钟1000 RST:IN STD_

  3. 所属分类：其它

    • 发布日期：2020-06-04
    • 文件大小：490496
    • 提供者：Xie_01

  1. FPGA实验-AM.zip

  2. 本实验利用DE2-115开发板及AD、DA扩展板实现一个数字式AM调制解调器，并要求测试调制解调器的功能和解调性能。ADDA扩展板是 利用HSMC接口进行扩展的子卡，相当于FPGA的一个外设。 2)扩展板提供两路65M，14位采样分辨率的ADC以及两路125M，14位采样精度的DAC。将设计好的AM调制器代码下载到演示板，调制信号由FPGA内部产生，设置调参数，包括载波频率，调制信号频率，调制指数。用示波器观察DAC

  3. 所属分类：专业指导

    • 发布日期：2020-10-17
    • 文件大小：153092096
    • 提供者：luolaihua2018

  1. 北邮数字逻辑课程设计FPGA代码.zip

  2. 电子钟、药片装瓶系统FPGA扩展实验，仅供学弟学妹参考，禁止直接当作大作业提交。电子钟、药片装瓶系统FPGA扩展实验，仅供学弟学妹参考，禁止直接当作大作业提交

  3. 所属分类：讲义

    • 发布日期：2020-12-11
    • 文件大小：4194304
    • 提供者：CatSeven7

  1. FPGA实验代码.zip

  2. fpga实验代码，芯片型号为EP4CE6F17C8，配套开发板AX301。实现功能：全加器、2选1多路选择器、20进制计数器、正弦波发生器、3-8数码管译码器。是EDA专业课实验的绝佳代码。

  3. 所属分类：嵌入式

    • 发布日期：2021-01-02
    • 文件大小：25165824
    • 提供者：qq_31963169

  1. FPGA实验.zip

  2. FPGA实验.zip

  3. 所属分类：教育

    • 发布日期：2021-01-20
    • 文件大小：2097152
    • 提供者：qq_41739313
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