时钟是FPGA设计中重要的信号，FPGA系统内大部分器件的动作都是在时钟的上升沿或者下降沿进行。无论是在输入，输出或是寄存器与寄存器之间，只要设计到时钟上升沿或者下降沿的采样，就会提到建立时间（setup TIme） 和保持时间（hold TIme） 。 　　建立时间（Tsu：set up TIme）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold TIme）是指数据稳定后保持的时间，如果保持时