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搜索资源列表

  1. 基于FPGA的人脸检测系统设计

  2. 本文从人脸检测算法入手，总结基于FPGA上的嵌入式系统设计方 法，使用IBM的Coreconnect挂接自定义模块技术。经过训练分类器、 定点化、以及硬件加速等方法后，能够使人脸检测系统在基于Xilinx 的Virtex II Pro开发板上平台上，达到实时的检测效果

  3. 所属分类：嵌入式

    • 发布日期：2011-08-04
    • 文件大小：979968
    • 提供者：neptune1900

  1. 基于AES算法的硬件加密FPGA实现

  2. 讨论高级加密标准AES的硬件高速实现，采用塞灵思公司的开发板实现并行加速。给出了两种AES并行加速方法。

  3. 所属分类：硬件开发

    • 发布日期：2012-03-05
    • 文件大小：266240
    • 提供者：qql051008

  1. 基于视觉研究的硬件搭建方案

  2. FPGA基于硬件加速的论文，其中介绍了如何搭建硬件平台以及相关的加速方案

  3. 所属分类：硬件开发

    • 发布日期：2012-12-13
    • 文件大小：5242880
    • 提供者：rythme

  1. AES算法的FPGA实现

  2. 提出了AES算发硬件实现的两种结构，给出了并行加速的方法，并给出了测试速率，对AES的FPGA实现有相当参考价值

  3. 所属分类：硬件开发

    • 发布日期：2013-03-14
    • 文件大小：266240
    • 提供者：xunjiajun

  1. 基于FPGA的RSA加密算法的实现

  2. 基于FPGA的RSA加密算法的实现,硬件加速

  3. 所属分类：专业指导

    • 发布日期：2015-04-28
    • 文件大小：117760
    • 提供者：hxtx_1008

  1. 锥束CT三维重建硬件加速

  2. 该PDF介绍了锥束CT重建中针对各个平台（CBEA，FPGA,GPU和多核CPU）的并行技术，详细地阐述了算法的计算复杂度和流程实现，对于从事CT领域的人员，很有帮助。

  3. 所属分类：专业指导

    • 发布日期：2016-03-06
    • 文件大小：3145728
    • 提供者：wangkun7673

  1. FPGA硬件加速平台

  2. 本平台是一款基于PCI Express总线架构的高性能FPGA算法加速卡，该FPGA加速板卡采用Xilinx的高性能7系列FPGA作为运算节点。

  3. 所属分类：硬件开发

    • 发布日期：2016-12-16
    • 文件大小：283648
    • 提供者：aoshitech

  1. FPGA-嵌入式-电路-板卡-设计开发-承接-承包-外包

  2. 我们提供完善的FPGA设计开发、嵌入式系统、板卡设计开发等相关解决方案。 1、提供基于Xilinx/Altera FPGA的高性能计算（HPC）硬件平台、FGPA加速卡，本硬件加速平台基于PCI Express总线，采用超高性能FPGA作为运算节点。在高性能计算（High Performance Computing）上表现出卓越的性能。尤其适合于大规模逻辑运算。具备高性能、低功耗、低成本、可编程的特性。 2、本平台为我司自主研发，可以根据用户实际需要进行修改定制：  定制算法与逻辑； 定制PC

  3. 所属分类：嵌入式

    • 发布日期：2017-08-30
    • 文件大小：226304
    • 提供者：aoshi_0303

  1. 智能人脸识别算法及FPGA的实现

  2. 人脸自动识别技术是模式识别、图像处理等学科的一个最热门研究 课题之一。随着社会的发展,各方面对快速有效的自动身份验证的要求日 益迫切, 而人脸识别技术作为各种生物识别技术中最重要的方法之一， 已经越来越多的受到重视。对于具有实时，快捷，低误识率的高性能算 法以及对算法硬件加速的研究也逐渐展开。

  3. 所属分类：机器学习

    • 发布日期：2017-10-16
    • 文件大小：2097152
    • 提供者：wqj_john

  1. 基于FPGA的实时金融指数行情并行计算方法.pdf

  2. 基于FPGA的实时金融指数行情并行计算方法，涉及一种实时金融指数行情的计算分析方法，尤其对高频的金融期货交易信息进行并行行情分析。将期货套利快速分析、合约推导和行情更新等功能移植到FPGA硬件平台上并行加速计算

  3. 所属分类：硬件开发

    • 发布日期：2018-04-10
    • 文件大小：491520
    • 提供者：ansir2007

  1. 用于FPGA硬件加速和设计分割的HES-DVM培训教程

  2. 针对大规模的ASIC/SoC设计，当RTL设计在仿真需要大量的仿真时间时，最好进行FPGA的硬件仿真加速；而且，在原型验证阶段，当一片FPGA无法承载整个设计的综合后网表时，需要进行设计分割。本文为FPGA硬件加速和设计分割管理工具HES-DVM的中文培训教程，由Aldec中国的技术FAE翻译、整理和发布的官方培训材料。

  3. 所属分类：硬件开发

    • 发布日期：2019-04-02
    • 文件大小：2097152
    • 提供者：qsh123_123

  1. 一种基于FPGA的卷积神经网络硬件加速架构.caj

  2. 发明名称：一种基于FPGA的卷积神经网络硬件加速架构 摘要 本发明公开一种基于FPGA的卷积神经网络硬件加速架构，包括：通用AXI4总线接口；用于缓存输入特征图，输出特征图和权重的缓存区；用于引导运算结果缓存的存储路由逻辑；多个MAC单元构成的乘累加阵列；卷积运算单元，用于从缓存区读取相应输入特征图与权重以进行卷积运算，累加偏置并进行非线性处理，并将运算结果写入相应输出特征图缓存区；池化运算单元，用于从缓存区读取相应输入特征图以进行池化运算，并将运算结果写入相应输出特征图缓存区；运算控制器，

  3. 所属分类：深度学习

    • 发布日期：2020-02-19
    • 文件大小：463872
    • 提供者：zengxiaohua123

  1. 如何用FPGA实现算法的硬件加速

  2. 当设计者试图从算法中获得最佳性能但软件方法已无计可施时，可以尝试通过硬件/软件重新划分来进行加速。FPGA易于实现软件模块和硬件模块的相互交换，且不必改变处理器或进行板级变动。本文阐述如何用FPGA来实现算法的硬件加速。

  3. 所属分类：其它

    • 发布日期：2020-08-03
    • 文件大小：76800
    • 提供者：weixin_38645373

  1. 用fpga 实现图形算法的硬件加速设计（有源码）

  2. 用fpga 实现图形算法的硬件加速设计 有源码,能直接用

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：44032
    • 提供者：weixin_38752074

  1. 使用低成本FPGA硬件和IP方案加速显示器设计面市进程

  2. 平板显示器的图像质量是高度主观化的指标，而图像增强算法的规格也在不断的发展过程当中。作为这个发展的一个结果，低成本的FPGA和其参考设计可以令你快速简易的更新你的图像增强算法。设计工程师们应该非常期待低成本的FPGA，这些FPGA已经被用于例如DVD播放器、等离子电视、以及高清电视这样的大规模消费电子应用领域，以往的成功经历可以确保这些FPGA能为设计师们的消费类应用提供高度可靠、易于应用的组件支持。当然这个低成本的FPGA在伴随着成本下降的同时，也必须不断增加新的特殊市场功能以和新的标准和参考

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：367616
    • 提供者：weixin_38696582

  1. AVS 3D实时解码器在 FPGA/SoC平台上的设计与实现

  2. AVS(audio video coding standard)工作组针对3D视频提出了双目立体视频编解码方案。以AVS双目拼接算法为核心，通过FPGA硬件加速模块完成双目立体ES流的语法元素解析，与SoC开发板Xilinx ZYNQ 7020协同工作，创新性地在FPGA/SoC协同平台上实现了AVS 3D实时解码器。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：385024
    • 提供者：weixin_38732425

  1. 飞机座舱图形生成系统的硬件加速设计

  2. 针对飞机座舱高分辨率图形实时生成与显示的应用需求，提出了一种适用于硬件实现的图形填充加速设计方法，在FPGA中设计了一种状态机对DSP置入的像素标记进行判断处理。采用SDRAM作为帧存，FPGA与DSP对SDRAM采取乒乓操作方式，实现了高分辨率图形数据的消隐与填充加速处理，填充算法无须将数据回写入SDRAM,实现了画面输出的零延时。试验结果表明，所提出的方法可以大幅减少图形绘图时间。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：374784
    • 提供者：weixin_38735119

  1. EDA/PLD中的Altera为Nois II处理器提供C语言硬件加速工具

  2. Altera公司今天宣布为Nios II系统开发人员提供新的效能工具Nios:registered: II C语言至硬件加速（C2H）编译器，该工具能够有效的提高嵌入式软件的性能。由于越来越多的嵌入式设计使用了FPGA，因此，Nios II C2H编译器的目的是帮助嵌入式系统开发人员提高效率，实现成功的设计。作为Nios II C2H编译器的一部分，Altera还允许第三方工具供应商使用其系统级基本结构，包括Quartus:registered: II SOPC Builder工具，以促进多种电

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：59392
    • 提供者：weixin_38687343

  1. 硬件加速系统中的PCIe-SRIO桥技术

  2. 针对一种基于PCI Express和Serial RapidIO混合式互连架构的硬件加速系统，介绍了其中基于FPGA实现的低延迟、多通道、跨平台的PCIe-SRIO桥接方法。介绍了该PCIe-SRIO桥的逻辑架构，详细叙述了数据调度方法，给出了系统实现成果以及性能测试结果。该成果解决了标准计算机与硬件加速部件的高速接口问题，比同功能的专用ASIC器件具有更好的适应性以及扩展性。

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：1048576
    • 提供者：weixin_38604330

  1. 基于HLS的SAR回波模拟硬件加速设计

  2. 针对合成孔径雷达（SAR）回波模拟的实时性需求，提出了一种基于高层次综合（HLS）的回波模拟硬件加速系统。实时性是衡量回波模拟系统性能的重要指标，随着成像区域复杂度、成像质量要求等不断提高，回波模拟的计算复杂度急剧增加，模拟过程耗时巨大。将FPGA应用于SAR回波生成硬件加速，并引入高层次综合方法，解决了传统硬件开发的算法转换繁琐、不支持浮点运算等关键问题，经过验证能达到较高的性能与精度，保证了回波模拟的实时性，具有较高的应用价值。

  3. 所属分类：其它

    • 发布日期：2021-01-26
    • 文件大小：1048576
    • 提供者：weixin_38502722
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