用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16小位宽乘法器来实现，底层乘法器使用FPGA内部IP实现；经过基于modelsim仿真软件对电路进行功能验证，基于Quartus平台对代码进行综合及综合后仿真，电路综合后的工作频率大于100MHz

基于FPGA数字式竞赛抢答器（三人），本次设计内容是通过VerilogHDL语言在IES Design Suite14.7，实验要实现的基本功能是 主持人按下开始，三个人抢答，主持人可以给选手加分或者减分，分数用数码管来显示。以下是主要功能和指标： （1）设计一个可容纳3组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 （2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 （3）设置一个主持人“复位”按钮。 （4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指

FPGA资源 学习用书 Verilog HDL的基础知识指导用书 还有28335的书 我这摘要还没大于50字？