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  1. FPGACPLD数字电路设计经验分享.pdf

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2009-11-07
    • 文件大小：1048576
    • 提供者：isaaczhy

  1. FPGA/CPLD数字电路设计经验分享

  2. 描述了FPGA/CPLD数字电路设计的基本知识

  3. 所属分类：硬件开发

    • 发布日期：2010-05-08
    • 文件大小：63488
    • 提供者：zj1988228

  1. FPGACPLD 数字电路设计经验分享

  2. 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中， 对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的 基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采 用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水 平。 关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间

  3. 所属分类：硬件开发

    • 发布日期：2010-05-11
    • 文件大小：1048576
    • 提供者：weidk

  1. FPGACPLD数字电路设计经验分享

  2. FPGACPLD数字电路设计经验分享，主要是一位从业多年的资深工程师对此的深刻体验。对于学习这门技术的初学者而言，非常有帮助。

  3. 所属分类：硬件开发

    • 发布日期：2010-06-11
    • 文件大小：1048576
    • 提供者：liu99nian

  1. FPGACPLD数字电路设计经验分享.rar

  2. 本文档是大唐电信FPGACPLD数字电路设计经验分享.rar，内容丰富，适合于fpga设计者参考学习

  3. 所属分类：硬件开发

    • 发布日期：2010-07-23
    • 文件大小：966656
    • 提供者：terryd100

  1. FPGACPLD数字电路设计经验分享

  2. FPGACPLD数字电路设计经验分享

  3. 所属分类：硬件开发

    • 发布日期：2011-12-14
    • 文件大小：933888
    • 提供者：zhengli102

  1. FPGACPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中， 对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的 基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采 用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水 平。

  3. 所属分类：硬件开发

    • 发布日期：2014-07-03
    • 文件大小：1048576
    • 提供者：ysllive

  1. FPGACPLD数字电路设计经验分享

  2. FPGACPLD数字电路设计经验分享

  3. 所属分类：硬件开发

    • 发布日期：2015-08-12
    • 文件大小：1048576
    • 提供者：kobesdu

  1. FPGA设计经验分享

  2. FPGACPLD数字电路设计经验分享,初学者不错的资料.

  3. 所属分类：硬件开发

    • 发布日期：2008-12-16
    • 文件大小：966656
    • 提供者：stephin_zhao

  1. FPGACPLD数字电路设计经验分享

  2. FPGACPLD数字电路设计经验分享 可编程逻辑器件的熟悉 vhdl

  3. 所属分类：硬件开发

    • 发布日期：2009-03-30
    • 文件大小：951296
    • 提供者：xy118

  1. 数字电路设计经验分享

  2. FPGACPLD 数字电路设计经验分享 1.1 建立时间和保持时间 1.2 FPGA 中的竞争和冒险现象 1.3 清除和置位信号

  3. 所属分类：硬件开发

    • 发布日期：2010-10-19
    • 文件大小：966656
    • 提供者：xf2011