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搜索资源列表

  1. lecroy PeRT3

  2. 关于力科高端码型发生器误码分析一体机可用于USB3.0和PCIE GEN1、2，结合其高端示波器，自动化程度很高

  3. 所属分类：其它

    • 发布日期：2011-06-07
    • 文件大小：4194304
    • 提供者：erjiyihuai

  1. USB 3.1通信协议

  2. 本文档为USB 3.1 Gen2通信协议文档，文档更新日期2017年6月27日。是全英文文档。 USB 3.1 Gen2是最新的USB规范，该规范由英特尔等公司发起。数据传输速度提升可至速度10Gbps。与USB 3.0（即USB3.1 Gen1）技术相比，新USB技术使用一个更高效的数据编码系统，并提供一倍以上的有效数据吞吐率。它完全向下兼容现有的USB连接器与线缆。 USB 3.1 Gen2兼容现有的USB 3.0（即USB3.1 Gen1）软件堆栈和设备协议、5Gbps的集线器与设备、U

  3. 所属分类：桌面系统

    • 发布日期：2017-10-20
    • 文件大小：69206016
    • 提供者：sihaiwenshu

  1. USB7002中文数据手册.pdf

  2. 特性 • 4端口USB智能集线器具有： - 支持原生USB Type-C™的上行端口 - 支持原生USB Type-C的下行端口1和2 - 两个标准USB 2.0下行端口 - 内部集线器功能控制器，可实现： - USB转I2C/SPI/UART/I2S/GPIO桥接器端点支持 - USB转内部集线器寄存器的读写 • 经USB-IF认证——TID 1212。测试包括： - 支持BC1.2的USB3.1 Gen1集线器 - 使用UPD350 PD收发器的PD 2.0（TID 330000077） -

  3. 所属分类：硬件开发

    • 发布日期：2020-06-17
    • 文件大小：778240
    • 提供者：woshlj2008

  1. 芯科新型PCIe缓冲器简化数据中心时钟设计

  2. 为互联网基础设施提供高性能时钟解决方案的领导厂商Silicon Labs（芯科实验室有限公司）日前宣布推出PCI Express（PCIe）Gen1/2/3扇出缓冲器，此产品为包括服务器、存储器和交换机在内的数据中心应用而设计。针对当今领先的x86主板和服务器系统，新型的Si5310x/11x/019 PCIe缓冲器是业内最高能效的扇出缓冲器，有效扩展了Silicon Labs不断壮大的PCIe计时产品线。凭借灵活的输出数量选项，新型的PCIe缓冲器能够完整满足98%的基于x86的服务器/存储器

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：125952
    • 提供者：weixin_38737176

  1. python 生成器和迭代器的原理解析

  2. 一、生成器简介 在python中，生成器是根据某种算法边循环边计算的一种机制。主要就是用于操作大量数据的时候，一般我们会将操作的数据读入内存中处理，可以计算机的内存是比较宝贵的资源，我认为的当要处理的数据超过内存四分之一的大小时就应该使用生成器。 二、生成器有什么特点？ 1.和传统的容器相比，生成器更节省内存。 2.延迟计算，在我们需要结果时就调用一下生成器的next()方法即可。 3.可迭代，你可以像遍历list一样，遍历生成器 三、如何创建生成器？ 在python中有两种方式创建生

  3. 所属分类：其它

    • 发布日期：2020-12-31
    • 文件大小：51200
    • 提供者：weixin_38600460

  1. 芯科新型PCIe缓冲器简化数据中心时钟设计

  2. 为互联网基础设施提供高性能时钟解决方案的领导厂商Silicon Labs（芯科实验室有限公司）日前宣布推出PCI Express（PCIe）Gen1/2/3扇出缓冲器，此产品为包括服务器、存储器和交换机在内的数据中心应用而设计。针对当今的x86主板和服务器系统，新型的Si5310x/11x/019 PCIe缓冲器是业内能效的扇出缓冲器，有效扩展了Silicon Labs不断壮大的PCIe计时产品线。凭借灵活的输出数量选项，新型的PCIe缓冲器能够完整满足98%的基于x86的服务器/存储器主板设计

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：121856
    • 提供者：weixin_38751016

  1. 高速数据速率系统的信号完整性解读

  2. 信号完整性是许多设计人员在高速数字电路设计中涉及的主要主题之一。信号完整性涉及数字信号波形的质量下降和时序误差，因为信号从发射器传输到接收器会通过封装结构、PCB走线、通孔、柔性电缆和连接器等互连路径。　　当今的高速总线设计如LpDDR4x、USB 3.2 Gen1 / 2(5Gbps / 10Gbps)、USB3.2x2(2x10Gbps)、PCIe和即将到来的USB4.0(2x20Gbps)在高频数据从发送器流向接收器时会发生信号衰减。本文将概述高速数据速率系统的信号完整性基础知识和集肤效应

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：349184
    • 提供者：weixin_38643401