您好,欢迎光临本网站![请登录][注册会员]  

搜索资源列表

  1. Verilog实例(经典135例)

  2. 很实用的Verilog实例! 目录:王金明:《Verilog HDL程序设计教程》程序例子,带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波
  3. 所属分类:嵌入式

    • 发布日期:2009-09-08
    • 文件大小:130048
    • 提供者:kevinsjtu
  1. 王金明:《Verilog HDL 程序设计教程》及配套源码.pdf

  2. 王金明变的《Verilog HDL 程序设计教程》的详细程序代码
  3. 所属分类:专业指导

    • 发布日期:2010-02-26
    • 文件大小:151552
    • 提供者:jievisionvanish
  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子,带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【
  3. 所属分类:嵌入式

    • 发布日期:2010-07-23
    • 文件大小:158720
    • 提供者:do622
  1. 王金明:《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选
  3. 所属分类:嵌入式

    • 发布日期:2011-02-24
    • 文件大小:130048
    • 提供者:zhlyz2003
  1. 王金明《Verilog HDL程序设计教程》代码

  2. 王金明《Verilog HDL程序设计教程》代码
  3. 所属分类:专业指导

    • 发布日期:2011-08-20
    • 文件大小:185344
    • 提供者:wenda_724
  1. Verilog超级大量例程

  2. 王金明:《Verilog HDL 程序设计教程》,83页代码
  3. 所属分类:其它

    • 发布日期:2014-05-11
    • 文件大小:152576
    • 提供者:datouadai
  1. 《 Verilog HDL 程序设计教程》135例,源码

  2. 《 Verilog HDL 程序设计教程》135例; 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行
  3. 所属分类:硬件开发

    • 发布日期:2015-05-27
    • 文件大小:130048
    • 提供者:feng1o
  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子,带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并
  3. 所属分类:嵌入式

    • 发布日期:2009-04-04
    • 文件大小:158720
    • 提供者:ljj0709
  1. Verilog例程.rar

  2. 【工程源码】Verilog语言例程《王金明:《Verilog HDL 程序设计教程》》 本文和设计代码由FPGA爱好者小梅哥编写,未经作者许可,本文仅允许网络论坛复制转载,且转载时请标明原作者。
  3. 所属分类:硬件开发

    • 发布日期:2020-02-28
    • 文件大小:113664
    • 提供者:zgmxs