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搜索资源列表

  1. 从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法

  2. 从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法

  3. 所属分类：其它

    • 发布日期：2009-08-28
    • 文件大小：3145728
    • 提供者：fantasyagain

  1. Verilog HDL设计的要点.doc

  2. Verilog HDL设计的要点 实用文档 包含比较多的实际例子

  3. 所属分类：专业指导

    • 发布日期：2010-03-29
    • 文件大小：215040
    • 提供者：lpplou

  1. Verilog HDL设计的要点

  2. Verilog HDL设计中的一些注意事项，初学者可以看看，有一定帮助

  3. 所属分类：专业指导

    • 发布日期：2010-05-20
    • 文件大小：237568
    • 提供者：wangxinda1006

  1. Verilog HDL设计方法概述

  2. 随着电子设计技术的飞速发展，专用集成电路(ASIC)和用户现场可编程门阵列（FPGA）的复杂度越来越高。数字通信、工业自动化控制等领域所用的数字电路及系统其复杂程度也越来越高，特别是需要设计具有实时处理能力的信号处理专用集成电路，并把整个电子系统综合到一个芯片上。设计并验证这样复杂的电路及系统已不再是简单的个人劳动，而需要综合许多专家的经验和知识才能够完成。由于电路制造工艺技术进步非常迅速，电路设计能力赶不上技术的进步。在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的

  3. 所属分类：其它

    • 发布日期：2010-05-28
    • 文件大小：200704
    • 提供者：boytodance

  1. Verilog+HDL设计的要点

  2. Verilog+HDL设计的要点，可供大家参考

  3. 所属分类：专业指导

    • 发布日期：2010-07-10
    • 文件大小：294912
    • 提供者：uestcwu

  1. 基于Verilog HDL设计的多功能数字钟

  2. 本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后，可应用于实际的数字钟显示中。

  3. 所属分类：嵌入式

    • 发布日期：2011-02-22
    • 文件大小：124928
    • 提供者：zhlyz2003

  1. Verilog HDL设计方法概述.pdf

  2. Verilog HDL设计方法概述.pdf

  3. 所属分类：其它

    • 发布日期：2011-03-31
    • 文件大小：200704
    • 提供者：zwj01129

  1. EDA的设计流程--第六讲verilog HDL设计流程

  2. EDA的设计流程--第六讲verilog HDL设计流程

  3. 所属分类：软件测试

    • 发布日期：2011-04-01
    • 文件大小：231424
    • 提供者：huangyx223

  1. 编写测试代码是验证HDL设计的主要手段

  2. 本应用笔记是专门为没有测试编写经验并对 HDL 验证流程陌生的逻辑设计者而编写的。 编写测试代码是验证 HDL 设计的主要手段。本应用笔记为创建或构建有效的测试设计提供了准则。同时给出了一个为任何设计开发自检测测试的算法。

  3. 所属分类：其它

    • 发布日期：2011-04-22
    • 文件大小：627712
    • 提供者：hua308

  1. Verilog HDL设计方法概述

  2. Verilog HDL设计方法概述,很好很强大

  3. 所属分类：其它

    • 发布日期：2011-09-03
    • 文件大小：200704
    • 提供者：cwpeng

  1. Verilog HDL设计进阶

  2. Verilog HDL设计进阶

  3. 所属分类：专业指导

    • 发布日期：2013-05-05
    • 文件大小：2097152
    • 提供者：gt86095296

  1. Verilog HDL设计方法概述

  2. Verilog HDL设计方法概述，很好地学习资料，你值得一看！

  3. 所属分类：硬件开发

    • 发布日期：2013-06-02
    • 文件大小：200704
    • 提供者：u010882690

  1. 基于Verilog HDL设计的PWM输出控制

  2. 基于Verilog HDL设计的PWM输出控制

  3. 所属分类：嵌入式

    • 发布日期：2013-10-12
    • 文件大小：338944
    • 提供者：u012413444

  1. Verilog HDL设计的要点.pdf

  2. Verilog HDL设计的要点.pdf Verilog HDL设计的要点.pdf Verilog HDL设计的要点.pdf Verilog HDL设计的要点.pdf

  3. 所属分类：专业指导

    • 发布日期：2008-10-28
    • 文件大小：237568
    • 提供者：q042096

  1. 复杂数字逻辑系统的Verilog HDL设计技术和方法\复杂数字逻辑系统的Verilog HDL设计技术和方法.pdf

  2. E:\复杂数字逻辑系统的Verilog HDL设计技术和方法\复杂数字逻辑系统的Verilog HDL设计技术和方法.pdf

  3. 所属分类：专业指导

    • 发布日期：2009-01-19
    • 文件大小：4194304
    • 提供者：kevin702

  1. 异步FIFO的Verilog HDL设计

  2. 异步FIFO的Verilog HDL设计 你说不重要么 嘿嘿····

  3. 所属分类：专业指导

    • 发布日期：2009-03-03
    • 文件大小：225280
    • 提供者：a280968406

  1. verilog HDL设计进阶练习

  2. 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在Verilog HDL中的使用。 练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别 目的：1.明确掌握阻塞赋值与非阻塞赋值的概念和区别； 练习五. 用always块实现较复杂的组合逻辑电路 目的: 1.掌握用always实现组合逻辑电路的方法; 练习六. 在Verilog HDL中使

  3. 所属分类：专业指导

    • 发布日期：2009-03-18
    • 文件大小：374784
    • 提供者：langque

  1. 创建基于Vivado的HDL设计文件

  2. 又是周末了，天气很不错，被文章压得喘不过气来，转换一下思路，写写关于Vivado的HDL设计文件的创建问题。创建HDL文件的目的是为下一步的设计创建环境。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：183296
    • 提供者：weixin_38611812

  1. EDA/PLD中的Actel 优化图形HDL设计输入环境

  2. Actel公司和HDL Works公司宣布针对Actel的Libero集成设计环境 (IDE) 设计流程，优化HDL Works的EASE设计输入工具。EASE图形HDL设计输入环境为FPGA和ASIC的VHDL、Verilog和混合语言设计提供快速和准确的途径，进行设计输入、修改和维护。此外，两家公司还宣布HDL Works已加入成为Actel EDA联盟计划的一员。 优化的HDL工具流程对于Actel所有生成和维护复杂HDL设计的客户都非常重要，而Siemens正是深谙这种需要的客户之一。

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：55296
    • 提供者：weixin_38677227

  1. HDL设计和验证与System Generator相结合

  2. Xilinx:registered:SystemGeneratoRForDSP是用来协助系统设计的MATLABSimulink模块集。SystemGeneratorforDSP在熟悉的MATLAB环境中引入XilinxFPGA对象，让您能够对设计进行功能仿真，并且使用MATLAB环境对照理想参考结果验证位精度和时序精度模型。这些参考结果可以在MATLAB环境外部生成，也可以在其内部生成，在这两种情况下您均可从MATLAB环境中引用XilinxFPGA硬件平台。 　　SystemGenerato

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：179200
    • 提供者：weixin_38552083
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