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  1. FPGA/CPLD 设计经验

  2. 用VHDL语音写的很好的FPGA设计资料哦

  3. 所属分类：硬件开发

    • 发布日期：2009-03-14
    • 文件大小：944128
    • 提供者：hhliang303

  1. AD73360驱动源代码（Verilog版）

  2. AD73360 AD转换模块驱动源代码。适用于ISE14.7开发环境。Verilog HDL硬件描述语言

  3. 所属分类：嵌入式

    • 发布日期：2018-01-14
    • 文件大小：4096
    • 提供者：qq_21306619

  1. 模拟技术中的浅谈PCM串行数据流同步时钟提取设计方案

  2. 为了产生语音调度系统中数据接收端异步接收PCM30/32路一次群串行数提流所需同步时钟的目的，采用以分频计数器为基础模块，辅以相位校正和误校正处理模块从已知速率PCM数据流中提取同步时钟信号的方法，利用可编程逻辑器件和Verilog HDL硬件描述语言对该方法进行实现和仿真验证。结果表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号。 　　O 引言 　　在各种基于PCM30/32路一次群系统、能够接入公共电话通信网的专用汇接调度设备中，目前广泛采用的设计方式为利用MCU控制

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：233472
    • 提供者：weixin_38710781

  1. PCM串行数据流同步时钟提取设计

  2. 为了产生语音调度系统中数据接收端异步接收PCM30／32路一次群串行数提流所需同步时钟的目的，采用以分频计数器为基础模块，辅以相位校正和误校正处理模块从已知速率PCM数据流中提取同步时钟信号的方法，利用可编程逻辑器件和Verilog HDL硬件描述语言对该方法进行实现和仿真验证。结果表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：210944
    • 提供者：weixin_38627213

  1. 单片机与DSP中的基于Verilog HDL的FIR数字滤波器设计与仿真

  2. 摘要：本文主要分析了FIR数字滤波器的基本结构和硬件构成特点，简要介绍了FIR滤波器实现的方式优缺点；结合Altera公司的Stratix系列产品的特点，以一个基于MAC的8阶FIR数字滤波器的设计为例，给出了使用Verilog 硬件描述语言进行数字逻辑设计的过程和方法，并且在QuartusII的集成开发环境下编写HDL代码，进行综合；利用QuartusII内部的仿真器对设计做脉冲响应仿真和验证       关键词：CPLD/FPGA  Verilog HDL  FIR  仿真      

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：197632
    • 提供者：weixin_38752074

  1. 基于CPLD的倒车防撞系统设计

  2. 超声波测距在汽车倒车防撞系统中广泛应用，为了准确获取倒车过程中汽车和障碍物之间的距离，研究了当前各种超声波测距原理和方法，采用CPLD为测距信号处理器件，重点研究设计超声波测距方法，采用Verilog HDL硬件描述语言进行设计，利用有限状态机模式实现时间间隔测量，提高了系统的测距精度。详细设计了超声波收发电路、CPLD信号处理模块、单片机处理器模块、语音播报、显示模块、声光报警等模块。最后通过实验测试验证了倒车防撞系统的可靠性和测距精度，具有一定的实用推广价值。

  3. 所属分类：其它

    • 发布日期：2021-01-26
    • 文件大小：1048576
    • 提供者：weixin_38625184

  1. 浅谈PCM串行数据流同步时钟提取设计方案

  2. 为了产生语音调度系统中数据接收端异步接收PCM30/32路群串行数提流所需同步时钟的目的，采用以分频计数器为基础模块，辅以相位校正和误校正处理模块从已知速率PCM数据流中提取同步时钟信号的方法，利用可编程逻辑器件和Verilog HDL硬件描述语言对该方法进行实现和仿真验证。结果表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号。 　　O 引言 　　在各种基于PCM30/32路群系统、能够接入公共电话通信网的专用汇接调度设备中，目前广泛采用的设计方式为利用MCU控制多种专用

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：233472
    • 提供者：weixin_38595356