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  1. 流水项CPU项目源码

  2. 基于quartus平台开发的一个流水CPU，Verilog语言设计实现，计算机系统综合课程设计项目

  3. 所属分类：专业指导

    • 发布日期：2010-12-04
    • 文件大小：1048576
    • 提供者：ogretzar

  1. EDA实验数字钟

  2. **理工大学EDA实验2用HDVL编写的数字钟， 功能强大！， 用Quartus软件选择打开工程后， 打开clock文件即可， 文件提供了默认的输入输出引脚， 也可根据需要自己配置。

  3. 所属分类：专业指导

    • 发布日期：2014-03-02
    • 文件大小：1002496
    • 提供者：li_ming_lei

  1. SystemVerilog语言简介

  2. SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。

  3. 所属分类：硬件开发

    • 发布日期：2015-01-06
    • 文件大小：92160
    • 提供者：qq_22197429

  1. SystemVerilog语言简介

  2. SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。

  3. 所属分类：讲义

    • 发布日期：2016-06-02
    • 文件大小：115712
    • 提供者：a95586

  1. 数字电路验证System verilog Chn&Eng;

  2. 本资源包含sv的英文技术手册和中文开发手册，非常实用；是uvm开发的基础。SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力

  3. 所属分类：硬件开发

    • 发布日期：2018-08-06
    • 文件大小：31457280
    • 提供者：qq_41687610

  1. SystemVerilog语言教程

  2. SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。

  3. 所属分类：嵌入式

    • 发布日期：2018-11-27
    • 文件大小：6291456
    • 提供者：iszhangwd

  1. SystemVerilog语言简介

  2. SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：22528
    • 提供者：weixin_38632247