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搜索资源列表

  1. 用vhdl描述的jpeg压缩ip核

  2. 用vhdl描述的jpeg压缩ip核，代码详尽，附有图片和测试程序。

  3. 所属分类：其它

    • 发布日期：2009-07-17
    • 文件大小：1048576
    • 提供者：lgb137

  1. Xilinx DDR IP核控制器的用户接口部分的VHDL源文件

  2. 本代码问VHDL语言实现的XILINX DDR IP核控制器FPGA代码，文件为中国普天集团研发测试通过的代码

  3. 所属分类：其它

    • 发布日期：2011-03-15
    • 文件大小：20480
    • 提供者：KOUTENGQIANG

  1. FPGA的RS232 IP核（Altera VHDL源码）

  2. 难得的Altera FPGA IP核代码，可以编译通过并使用，先传一份试试，我这还有PS2，VGA，SDRAM-Controller

  3. 所属分类：硬件开发

    • 发布日期：2011-06-11
    • 文件大小：553984
    • 提供者：wgwang314

  1. altera fpga 双口ram ip核的运用

  2. 文件是整个工程，包含verilog编写的数据、地址产生模块，包含testbench的测试代码，并用modelsim进行了仿真。方便大家理解双口ram ip核的使用。

  3. 所属分类：其它

    • 发布日期：2012-03-01
    • 文件大小：27262976
    • 提供者：jeloc3648

  1. 8051 IP核代码

  2. 经典的8051IP核代码，用VHDL编写，已经过布局布线后仿真，适合对CPU感兴趣的同学深入参考学习。

  3. 所属分类：硬件开发

    • 发布日期：2012-03-01
    • 文件大小：681984
    • 提供者：zynssn

  1. 15个常用IP核

  2. 15个常用IP核，保证可用，vhdl代码

  3. 所属分类：硬件开发

    • 发布日期：2012-05-28
    • 文件大小：2097152
    • 提供者：hmilypeng

  1. RISC的52 CPU IP核代码

  2. RISC的52 CPU IP核代码，是学习写CPU的好参考

  3. 所属分类：嵌入式

    • 发布日期：2013-01-24
    • 文件大小：2097152
    • 提供者：wojiuai1123

  1. USB1.1 OTG控制器IP核的设计

  2. 本文重点讨论了设计的整个流程，首先归纳和总结了USB 规范及OTG1.0补充 协议，分析了 USB1.1 OTG 控制器应具有的主要功能。在此基础上，采用自主设计 的体系结构对USB1.1 OTG 控制器进行了系统级设计，采用TOP-DOWN的方式完 成了控制器的模块划分，系统共分为六个一级子模块，每个一级子模块又划分为若 干个二级子模块，比较详细地描述了它们所实现的功能。接下来对控制器进行模块 及系统的RTL 级描述，采用Verilog HDL编写了程序代码。在模块的功能仿真方面， 采用Ve

  3. 所属分类：嵌入式

    • 发布日期：2013-02-28
    • 文件大小：979968
    • 提供者：kezhibin123

  1. SOPC Builder中vga_controller IP核

  2. SOPC Builder中vga_controller IP核，详细verilog代码，测试可用。

  3. 所属分类：硬件开发

    • 发布日期：2013-07-27
    • 文件大小：18432
    • 提供者：originator

  1. sopc中的八段数码管IP核

  2. sopc中的八段数码管IP核，详细的verilog代码，经测试可用

  3. 所属分类：硬件开发

    • 发布日期：2013-07-27
    • 文件大小：11264
    • 提供者：originator

  1. fft的ip核变换代码

  2. fft的ip核变换代码，有注释，内容详细

  3. 所属分类：硬件开发

    • 发布日期：2013-08-22
    • 文件大小：31744
    • 提供者：u010918501

  1. vhdl描写的can ip核

  2. 用vhdl描述的can ip核，代码量较大，有很好的学习价值！

  3. 所属分类：其它

    • 发布日期：2013-09-04
    • 文件大小：32768
    • 提供者：wwqqss07

  1. 如何用Qsys定制IP核（详细版）

  2. 该文档详细的讲述了如何在Qsys上定制自己的IP核，和对如何写一个好的IP核代码进行了介绍。

  3. 所属分类：硬件开发

    • 发布日期：2014-11-27
    • 文件大小：392192
    • 提供者：bryant1110

  1. vivado自定义IP核的设计及调用系统IP核

  2. 关于vivado中自定义IP核的设计还有调用系统IP核，内部的管教约束代码已经给了，很完整的一篇文档

  3. 所属分类：项目管理

    • 发布日期：2015-04-10
    • 文件大小：2097152
    • 提供者：xucao58

  1. altera fpga 双口ram ip核的运用

  2. 文件是整个工程，包含verilog编写的数据、地址产生模块，包含testbench的测试代码，并用modelsim进行了仿真。方便大家理解双口ram ip核的使用。

  3. 所属分类：其它

    • 发布日期：2015-08-09
    • 文件大小：27262976
    • 提供者：duanwuqqqqqq

  1. zynq实现的sobel IP核设计

  2. 利用zynq的vivado HLS设计的sobel算法的硬件ip核，代码和测试文件完整，可以直接使用。

  3. 所属分类：硬件开发

    • 发布日期：2018-04-23
    • 文件大小：24117248
    • 提供者：qq_34168176

  1. UART IP核(verilog代码及说明文档)

  2. 使用verilog HDL语言编写的串口IP核，其中的全部代码，经过波形仿真验证，内附说明文档，已经过仿真，可完美运行。

  3. 所属分类：硬件开发

    • 发布日期：2018-06-03
    • 文件大小：1048576
    • 提供者：qq_30206623

  1. 基于spartan6 FPGA的DDR3 IP核应用

  2. 基于spartan6系列xc6slx75t芯片的DDR3 IP核验证程序，自己编写用户端口部分逻辑代码，产生递增数写1G DDR3芯片全地址空间，并回读比较。

  3. 所属分类：硬件开发

    • 发布日期：2018-08-24
    • 文件大小：6291456
    • 提供者：zhyl558

  1. USB2.0设备控制器IP核的AHB接口技术

  2. 绍了USB2.0设备控制器IP核的AHB接口的设计。解决了双时钟域问题；实现了多事务DMA控制，减少了块传输的中断次数；缓存采用乒乓机制，并对外隐蔽了双缓冲区。最后用Verilog完成RTL代码，并通过充分验证，证明接口符合AHB协议，且完成既定所有功能。

  3. 所属分类：其它

    • 发布日期：2020-07-23
    • 文件大小：101376
    • 提供者：weixin_38684806

  1. 基于MicroBlaze的AXI总线实时时钟IP核设计

  2. 应用MicroBlaze软核作为CPU的硬件平台，在此平台上设计了基于AXI总线的通用实时时钟IP核。给出了创建IP核的过程和导入IP核的方法。介绍了实时时钟的IP核结构，给出了IP核的结构框图。介绍了实时时钟的原理，给出了实时时钟各个模块的核心代码。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：90112
    • 提供者：weixin_38680506
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