本文提出了一种快速、有效的JPEG 2000 5／3小波变换的VLSI设计结构，该结构将数据的奇偶分裂、边界延拓嵌入到地址产生单元对双端口RAM的操作中，不需要额外的计算单元，采用移位-相加操作代替卷积操作，通过Verilog编写RTL级代码并进行功能仿真，最后完成了在FPGA上的验证，最高时钟频率达到156 MHz，整体性能优越。

本文提出了一种快速、有效的JPEG 2000 5／3小波变换的VLSI设计结构，该结构将数据的奇偶分裂、边界延拓嵌入到地址产生单元对双端口RAM的操作中，不需要额外的计算单元，采用移位-相加操作代替卷积操作，通过Verilog编写RTL级代码并进行功能仿真，最后完成了在FPGA上的验证，最高时钟频率达到156 MHz，整体性能优越。