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Quatus 分频模块.zip
用Verilog HDL 编写的时钟分频模块，N值=clk/div_N 其中clk为输入的脉冲，我的板子是50兆Hz的晶振，所以clk就是50_000_000，div_N为你想得到的脉冲频率，也就是分频结果，输出频率
所属分类：
硬件开发
发布日期：2020-07-03
文件大小：208896
提供者：
weixin_45049759
