摘要：本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。 　　1 引言 　　目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流，因此在接收端为了进行8B/10B 解码

摘要：对现阶段的主流高速CMOS分频器进行分析和比较．在此基础上设计一种采用TSPC（truesingle phase clock)和E-TSPC(extended TSPC)技术的前置双模分频器电路。该分频器大大提高了工作频率，采用0.6um CMOS工艺参数进行仿真的结果表明，在5V电源电压下，最高频率达到3GHz，功耗仅为8mW。      关键词：锁相环；双模前置分频器；源极耦合逻辑； 单相时钟；扩展单相时钟 中图分类号：TN772 文献标识码：A 文章编号：1006—6977(2006