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搜索资源列表

  1. rs编解码(matlab程序)

  2. rs编码解码程序,在matlab中仿真成功

  3. 所属分类：其它

    • 发布日期：2009-08-03
    • 文件大小：2097152
    • 提供者：fpheonixcn

  1. RS码编解码MATLAB程序

  2. 本程序是RS码编解码程序，自己亲自在MATLAB上跑过，大家可以放心下载

  3. 所属分类：其它

    • 发布日期：2009-09-24
    • 文件大小：7168
    • 提供者：liyifang18

  1. RS编解码，用vc++实现

  2. 采用c++语言，对信号进行加密算法。采用RS编解码算法实现，本算法可以对系统码（255，247）进行截短码（18，10）进行RS信道编解码，纠错4位

  3. 所属分类：C++

    • 发布日期：2009-12-25
    • 文件大小：539
    • 提供者：seaseason

  1. RS编解码VERILOG实现

  2. RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真 以及板上调试，验证正确

  3. 所属分类：嵌入式

    • 发布日期：2010-01-26
    • 文件大小：1048576
    • 提供者：wylxh

  1. 关于RS的编解码过程实现

  2. 主要功能是完成RS码的编码和解码过程,效率非常高

  3. 所属分类：专业指导

    • 发布日期：2010-04-30
    • 文件大小：10240
    • 提供者：ou__ou

  1. RS编译码算法的研究与实现

  2. 对通用的RS编解码算法进行了分析和比较，使用有限域的加法，乘法和求逆的基本单元实现其算法。

  3. 所属分类：其它

    • 发布日期：2010-10-02
    • 文件大小：4194304
    • 提供者：chenlin5607407

  1. rs编码的各类论文合集

  2. 关于RS编解码的各类期刊论文 。RS 码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错 能力，在通信系统中应用广泛。近些年来，随着软件无线电技术的发展，RS 编 码、译码一般都在通用的硬件平台上实现。通常采用基于FPGA 的VHDL 编码 硬件实现，或者在DSP、单片机上用C 和汇编编程软件实现

  3. 所属分类：嵌入式

    • 发布日期：2011-03-15
    • 文件大小：7340032
    • 提供者：ponywad584

  1. matlab实现的RS编译码程序

  2. 实现GF(2^5)域上的编译码，错误位置与错误数值和随意更改，已经调试通过，可直接运行。稍加修改可实现作者任意有限域上的编解码。

  3. 所属分类：专业指导

    • 发布日期：2011-05-28
    • 文件大小：12288
    • 提供者：signal2009

  1. RS编解码VHDL程序

  2. 我从别处看到的RS码编码和解码源程序，是VHDL语言编写的，希望对大家有用

  3. 所属分类：其它

    • 发布日期：2012-05-14
    • 文件大小：202752
    • 提供者：major201

  1. 基于FPGA的RS255，223编解码器的高速并行实现

  2. 基于FPGA的RS255，223编解码器的高速并行实现，本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL 代码经过modelsim仿真验证。

  3. 所属分类：Android

    • 发布日期：2014-09-27
    • 文件大小：6291456
    • 提供者：u014431856

  1. 基于matlab的RS编解码仿真程序

  2. 实现了matlab的RS编解码程序，亲测有效

  3. 所属分类：网络安全

    • 发布日期：2015-12-22
    • 文件大小：930816
    • 提供者：dongfangqingxu

  1. RS编解码的C语言实现

  2. RS编解码的通用实现

  3. 所属分类：C

    • 发布日期：2017-08-02
    • 文件大小：9216
    • 提供者：wishwjw

  1. RS编解码源码，亲测可用

  2. 亲测可用的RS编解码技术，纯C的源码，可移植到任意平台，linux和windows均可用。

  3. 所属分类：C

    • 发布日期：2018-07-11
    • 文件大小：26624
    • 提供者：ylyfcp

  1. RS编解码仿真代码含BLER曲线图课程大作业-RS_simulation_code.rar

  2. RS编解码仿真代码含BLER曲线图课程大作业-RS_simulation_code.rar 课程大作业，本人辛苦编写 希望对大家有帮助！ 附件里有 代码包，和运行出的最后结果截图（BLER曲线簇）

  3. 所属分类：其它

    • 发布日期：2019-08-13
    • 文件大小：24576
    • 提供者：weixin_39841848

  1. RS编解码VERILOG实现

  2. RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真 以及板上调试，验证正确

  3. 所属分类：嵌入式

    • 发布日期：2020-02-26
    • 文件大小：1048576
    • 提供者：qq_42814198

  1. RS编解码VERILOG实现

  2. RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真 以及板上调试，验证正确

  3. 所属分类：嵌入式

    • 发布日期：2020-01-25
    • 文件大小：1048576
    • 提供者：coffee2008yy

  1. RS编解码VERILOG实现

  2. RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真 以及板上调试，验证正确

  3. 所属分类：嵌入式

    • 发布日期：2020-07-15
    • 文件大小：1048576
    • 提供者：lemonzx2008

  1. RS编译码的硬件解决方案

  2. 差错控制编码技术对改善误码率、提高通信的可靠性具重要作用。RS码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错能力，在通信系统中应用广泛。由于RS码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求，一般适用于10Mbps以下。本文提出的欧氏算法和频谱结构分析相结合的RS硬件解码方案，适用于FPGA单片实现，速率高、延迟小、通用性强、使用灵活。笔者在FPGA芯片上实现了GF（2 8）上符号速率为50Mbps的流式解码方案，最大延时为640ns，参数可以根据

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：371712
    • 提供者：weixin_38612304

  1. 编解码FPGA实现，包括matlab程序，verilog

  2. RS（255,239）编解码 BM迭代算法 verilog 详细解读 该解码算法迭代过程可以改进

  3. 所属分类：硬件开发

  1. 通信与网络中的RS编译码的一种硬件解决方案

  2. 摘要：提出了基于欧氏算法和频谱分析相结合的RS码硬件编译码方法；利用FPGA芯片实现了GF（2 8）上最高速率为50Mbps、最大延时为640ns的流式译码方案，满足了高速率的RS编译码需求。     关键词：RS码 FPGA 伴随式 关键方程 IDFT 差错控制编码技术对改善误码率、提高通信的可靠性具重要作用。RS码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错能力，在通信系统中应用广泛。由于RS码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：225280
    • 提供者：weixin_38659646
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