本文给出了SEP3203处理器的FPGA数据通信接口设计，限于篇幅，具体的硬件电路和软件源代码未能详细列出。目前，该系统已在东南大学ASIC中心GE02实验板上调试通过，可以正常工作。

系统中使用的FPGA为Altera公司的Cyclone系列中的EP1C6Q240C8，拥有丰富的I／O资源和逻辑资源，外部接口遵循SRAM时序。它主要负责提供信号的A／D采样频率，并将A／D转换后的数据存储到一组FIFO中，待FIFO的FF(Full Flag)端口有效后，将FIFO中的数据读回，同时使能另一组FIFO的写时序，实现了信号不间断的采样和存储。

SEP3203处理器是由东南大学国家专用集成电路系统工程技术研究中心设计的16／32位RISC微控制器，面向低成本手持设备和其他通用嵌入式设备。该处理器内嵌ARM7TDMI处理器内核，为用户提供了面向移动终端应用的丰富外设、低功耗管理和低成本的外存配置，整个芯片可以运行在75 MHz。数据通信系统使用的主要功能模块如下：20 KB片上零等待静态存储器(eSRAM)；外部存储器接口控制器(EMI)；中断控制器(INTC)；DMA控制器(DMAC)。系统中使用的FPGA为Altera公司的Cyclo