注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 最佳精度定点运算的FPGA实现

  2. 多数通用的FPGA芯片仅支持整数和标准逻辑矢量的运算。而整数运算的数值表示的范围小、精度低，一般不能满足数字滤波器及数字控制器的计算精度要求，因此使得FPGA实现的高速数值计算、数值分析和信号处理等方面的应用受到了限制．为改善FPGA在数字信号处理方面的适应性问题，文中研究了如何用硬件描述语言来实现最佳精度定点数的数值运算算法，其中重点阐述了定点数的表示、定标、保持最佳精度的定点数运算法则以及如何用VHDL语言实现宽位最佳精度的定点加法器和乘法器，并扩展到定点减法器和除法器．

  3. 所属分类：硬件开发

    • 发布日期：2010-02-04
    • 文件大小：202752
    • 提供者：pingguopi

  1. 组成原理课程设计代码——完整版

  2. 序 号 实验项目 名称 实 验 内 容 学时 要求 性质 类别 所用主要仪 器及台套数 所在实验室 1 QuartusII的使用 在本次实验中，学会QuartusII软件的使用，然后利用此系统完成： 〈１〉 一位全加器设计 〈２〉 并行八位寄存器设计。 下载到实验箱上，在实验箱上验证。 必做 验证 专业基础 计算机组成原理实验箱30台 P4计算机60台 硬件基础实验室 2 层次化设计方法 在本次实验中，学会层次化设计方法，利用该方法完成： 〈１〉同步二进制计数器 〈２〉多位二进制加法器 下载到

  3. 所属分类：专业指导

    • 发布日期：2010-09-18
    • 文件大小：5120
    • 提供者：chitu1

  1. vhdl 除法器

  2. 任意正整数的快速除法器属于电子器件技术领域。主要解决现有除法器运算速度慢、元器件多的问题。技术要点是通过两位二进制数加两位二进制数的加法器和两位二进制数加一位二进制数的加法器与与门和非门连接而成。它的运算速度几乎与同样位数的加法器的运算速度相同，而且使用的设备量也很少。在使用特殊除法的场合有不可替代的作用

  3. 所属分类：软件测试

    • 发布日期：2011-10-12
    • 文件大小：14336
    • 提供者：ahwuheng

  1. 4除4加减交替法阵列除法器的设计实验报告

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：专业指导

    • 发布日期：2011-10-18
    • 文件大小：699392
    • 提供者：kellycndn

  1. 基于FPGA的32位除法器设计

  2. 摘 要：介绍了一种使 用可编程逻辑 器件 FPGA和 VHDL语 言实现 32位除法器的设计方法。该 除法器不仅可以实现有符号数运算，也可以实现无符号数的运算。除法器采用节省 FPGA逻辑资源的 时序方式设计，主要由移位 、比较和减法三种操作构成。由于优化 了程序结构，因此程序浅显易懂 ，算 法简单 ，不需要分层次分模块进行。并使 用 Altera公 司的 QuartusⅡ软件对该除法器进行编译、仿真， 得 到 了完全 正确 的 结果

  3. 所属分类：硬件开发

    • 发布日期：2012-12-06
    • 文件大小：207872
    • 提供者：nfftk4125

  1. （熟读专家系列）《ModelSim电子系统分析及仿真》

  2. 《ModelSim电子系统分析及仿真》主要内容简介：ModelSim是优秀的HDL仿真软件之一，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。《ModelSim电子系统分析及仿真》以ModelSim 6.1f版软件为例，由浅入深、循序渐进地

  3. 所属分类：硬件开发

    • 发布日期：2013-08-15
    • 文件大小：48234496
    • 提供者：u011708448

  1. Binary division algorithm and implementation in VHDL

  2. Binary division algorithm and implementation in VHDL

  3. 所属分类：讲义

    • 发布日期：2014-09-13
    • 文件大小：417792
    • 提供者：o_o0p_oo

  1. 基于VHDL数字乘法器

  2. 数字电路中，算术运算单元是数字系统的重要组成部分，算术运算主要有加、减、乘、除，其中加法器是基本的算术单元，其他算术单元都可以由加法器附加其他模块来实现。组合逻辑构成的乘法器占用硬件资源多，难以实现多位乘法器，不实用。运用时序逻辑方式设计由加法器构成的乘法器具有一定的实用价值。

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：2097152
    • 提供者：cfbty