VHDL和Verilog HDL是逻辑设计两种比较流行的硬件描述语言，业界一直没有停止对二者优劣的争议，对于初学者往往纠结与这些争议，从而徘徊在选择何种硬件设计语言的十字路口，笔者这里不在试图给出孰优孰劣的评判，而且放下纠结，通过对比何不同时掌握两种设计语言呢。