本课题的来源是基于超高速集成电路硬件描述语言（VHDL）及MAX + Plus II软件开发工具的进行模拟仿真的8位除法器，该除法器用于实现8位的除法运算。

“第2章示例”目录： 例2-1.v————————书中例2-1的Verilog源代码； 例2-2.v————————书中例2-2的Verilog源代码； 例2-3.v————————书中例2-3的Verilog源代码； 例2-4.v————————书中例2-4的Verilog源代码； 例2-5.v————————书中例2-5的Verilog源代码； “function”示例.v——书中关键字“function”示例的Verilog源代码； “task”示例.v————书中关键字“task”示例

Verilog HDL使用简介；什么是Verilog HDL? Verilog HDL vs. VHDL； Verilog HDL语法； 设计描述层次； 设计的测试与验证； 可综合的设计； 有限状态机（FSM)； 一个除法器的设计实例；常用仿真器和综合软件

除法器可以直接改变范围变换多位除法器，可以在数码管显示输入输出的数值！