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  1. SHA-3 verilogHDL实现

  2. 最新的SHA-3 verilog HDL实现代码，基于-Keccak算法。2012年10月2日，期盼已久的SHA-3获胜算法终于揭开了她的面纱，她就是Keccak算法！Keccak算法由意法半导体的Guido Bertoni、Joan Daemen（AES算法合作者）和Gilles Van Assche，以及恩智浦半导体的Michaël Peeters联合开发。NIST计算机安全专家Tim Polk说，Keccak的优势在于它与SHA-2设计上存在极大差别，适用于SHA-2的攻击方法将不能作用

  3. 所属分类：其它

    • 发布日期：2013-07-01
    • 文件大小：14336
    • 提供者：wr115946873

  1. aes_128_192_256_latest.tar.gz

  2. aes的verilog实现代码，密码长度支持128、192以及256bit

  3. 所属分类：其它

    • 发布日期：2013-11-01
    • 文件大小：78848
    • 提供者：u012663326

  1. AES加密、解密代码实现（C、SV、Verilog）

  2. 设计中包括AES源代码的实现以及验证平台涉及到的C、SV代码，含有仿真综合文件，内容仅供参考。

  3. 所属分类：硬件开发

    • 发布日期：2015-09-29
    • 文件大小：6291456
    • 提供者：zhuangfan521620

  1. AES加密算法modelsim仿真-Verilog语言

  2. 这里面包括了ＡＥＳ加密算法使用ModelSim仿真软件和Verilog语言完成的功能模块代码和测试模块代码

  3. 所属分类：其它

    • 发布日期：2017-06-12
    • 文件大小：8192
    • 提供者：pjxhzwb

  1. AES加密算法代码

  2. AES加密算法FPGA实现代码，例程中有详细模块设计，及每一步流程

  3. 所属分类：其它

    • 发布日期：2017-11-16
    • 文件大小：12288
    • 提供者：howard_g

  1. AES加密完整Verilog源码

  2. aes128位数据加密算法源码，有veriolg硬件描述语言写的

  3. 所属分类：硬件开发

    • 发布日期：2018-03-20
    • 文件大小：6291456
    • 提供者：ck24pdx

  1. SHA-3 verilogHDL实现

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  3. 所属分类：互联网

    • 发布日期：2018-12-31
    • 文件大小：14336
    • 提供者：qq_22098033

  1. 面向CBC模式的AES高速芯片设计与实现

  2. 为以硬件方式高速实现AES密码算法，缩短整个芯片的关键路径，基于一种改进AES密码算法，在算法级对电路实现进行优化，将AES密码算法中字节代替变换与列混合变换进行合并，以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时，支持分组密码工作中的ECB，CBC模式，提高了分组密码不同级别的安全性。在0.13 μm CMOS工艺下，用Verilog硬件描述语言进行综合，仿真结果表明最高时钟频率可以达到781 MHz，在密钥长度分别为1

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：398336
    • 提供者：weixin_38687968

  1. 基于Verilog硬件描述语言的AES密码算法实现

  2. 0引言密码模块是安全保密系统的重要组成部分，其核心任务就是加/解密数据。目前，分组密码算法AES以其高效率、低开销、实现简单等特点被广泛应用于密码模块的研制。随着计算机信息技术和超大规模集成电路技术的成熟与发展，通过硬件来实现密钥模块的内部运作，可保证在外界无密钥的明文流动，能够实现真正意义上的保密。此外，硬件实现还具有高速、高可靠性等特点。目前许多AES算法的硬件实现采用基于RAM查找表方式来实现算法中最关键的SubBytes部分。本文采用复合域来实现SubBytes部分的求逆运算，以便于采用

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：297984
    • 提供者：weixin_38670391