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  1. verilog中双向端口的使用以及仿真

  2. 这里简单的描述了verilog中双向口inout的使用以及仿真

  3. 所属分类：硬件开发

    • 发布日期：2011-12-02
    • 文件大小：150528
    • 提供者：txd208

  1. vhdl教程 挺好的资源

  2. vhdl学习资料，大家喜欢就看看吧VHDL培训教程 第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计VHDL培训教程 欢迎参加VHDL培训 浙江大学电子信息技术研究所 电子设计自动化(EDA)培训中心 编写:王勇 TEL:7951949或7951712 EMAIL:wangy@isee.zju.edu.cn第一讲、VHDL简介及其结构 • 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的

  3. 所属分类：C

    • 发布日期：2008-10-27
    • 文件大小：490496
    • 提供者：ylw51100

  1. HDL的inout双向端口的实现

  2. 这是具体介绍了在verilog中如何使用inout语句，如何在线仿真，里面讲解的很清楚。

  3. 所属分类：嵌入式

    • 发布日期：2015-09-11
    • 文件大小：513024
    • 提供者：u011612945

  1. inout用法浅析

  2. 有感于之前IIC通信中第一次使用verilog的inout端口，早就想写点什么。有些人可能会认为所谓的inout端 口FPGA会自己处理，你要它做INPUT的 时候从它读数据，你要它OUTPUT的时候给它赋值就行。问题可不是这么简单！

  3. 所属分类：其它

    • 发布日期：2020-08-03
    • 文件大小：35840
    • 提供者：weixin_38689922

  1. Verilog中inout的使用

  2. 这两天在做verilog的ds1302，ds1302中有一个端口是输入/输出管教。即这个管教即是输出，同时也可以当输入。在verilog中有一个特殊的端口与之对应，就是inout。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：97280
    • 提供者：weixin_38667581

  1. EDA/PLD中的HDL模块指南

  2. 模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。　　一个模块的基本语法如下：module module_name (port_list);Declarations:reg, wire, parameter, input, output, inout, function, task,

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：43008
    • 提供者：weixin_38563871